GPU帧缓冲区的TLM模型、存储方法、存储系统和存储介质技术方案

本发明专利技术涉及一种GPU帧缓冲区的TLM模型、存储方法、存储系统和存储介质，其中TLM模型包括：地址校验单元用于对读取数据地址或写入数据地址进行校验得到校验结果，并根据校验结果获取读取区域索引或写入区域索引；读取数据单元，连接地址校验单元和所述数据载体单元，用于根据读取区域索引和读取数据地址从数据载体单元中读取第一数据；写入数据单元，连接地址校验单元和数据载体单元，用于根据写入区域索引和写入数据地址写入第二数据至数据载体单元；数据载体单元用于分配存储空间，并在所述存储空间中存储所述第一数据和所述第二数据。本发明专利技术实施例解决了GPU帧缓冲区的模块功能验证问题，为实现帧缓冲区存储的最优硬件结构提供可靠依据。

【技术实现步骤摘要】
GPU帧缓冲区的TLM模型、存储方法、存储系统和存储介质
本专利技术属于计算机硬件建模
，具体涉及一种GPU帧缓冲区的TLM模型、存储方法、存储系统和存储介质。
技术介绍
GPU采用数量众多的计算单元，具有大规模并行计算能力，为图形处理和通用并行计算提供了良好的运行平台。目前，我国GPU研制能力薄弱，各领域显示控制系统中大量采用国外进口的商用GPU芯片。尤其是在军用领域中，国外进口商用GPU芯片存在安全性、可靠性、保障性等方面的隐患，无法满足军用环境的需求；上述问题严重制约了我国显示系统的独立研制和自主发展，突破图形处理器关键技术、研制图形处理器芯片迫在眉睫。帧缓冲区是由像素组成的二维数组，每一个存储单元对应屏幕上的一个像素，整个帧缓冲对应一帧图像即当前屏幕画面；帧缓冲区存储专门用来存放正在合成或显示的图像。然而，现有技术中，对GPU帧缓冲区存储硬件的建模仍不完善，无法实现帧缓冲区存储的最优硬件结构。
技术实现思路
为了解决现有技术中存在的上述问题，本专利技术提供了一种GPU帧缓冲区的TLM模型、存储方法、存储系统和存储介质。本专利技术要解决的技术问题通过以下技术方案实现：本专利技术实施例提供了一种基于SystemC的GPU帧缓冲区存储硬件的TLM模型，包括：地址校验单元，用于对读取数据地址或写入数据地址进行校验得到校验结果，并根据所述校验结果获取读取区域索引或写入区域索引；读取数据单元，连接所述地址校验单元和所述数据载体单元，用于根据所述读取区域索引和所述读取数据地址从数据载体单元中读取第一数据；写入数据单元，连接所述地址校验单元和所述数据载体单元，用于根据所述写入区域索引和所述写入数据地址写入第二数据至所述数据载体单元；所述数据载体单元用于分配存储空间，并在所述存储空间中存储所述第一数据和所述第二数据。在本专利技术的一个实施例中，还包括：性能评估单元，连接所述读取数据单元和所述写入数据单元，用于在所述读取数据单元读取所述第一数据或/和在所述写入数据单元写入所述第二数据时，评估帧缓冲区的存储性能。在本专利技术的一个实施例中，所述地址校验单元用于判断所述校验结果为合法校验结果时，获取所述读取区域索引或所述写入区域索引。在本专利技术的一个实施例中，所述数据载体单元采用动态地址分配方式分配所述存储空间。本专利技术实施例还提供了一种基于SystemC的GPU帧缓冲区存储硬件的存储方法，包括：对读取数据地址或写入数据地址进行校验得到校验结果，并根据所述校验结果获取读取区域索引或写入区域索引；根据所述读取区域索引和所述读取数据地址从数据载体单元中读取第一数据；根据所述写入区域索引和所述写入数据地址写入第二数据至所述数据载体单元；分配存储空间，并在所述存储空间中存储所述第一数据和所述第二数据。在本专利技术的一个实施例中，还包括：在读取所述第一数据或/和在写入所述第二数据时，评估帧缓冲区的存储性能。在本专利技术的一个实施例中，对读取数据地址或写入数据地址进行校验得到校验结果，并根据所述校验结果获取读取区域索引或写入区域索引，包括：当判断所述校验结果为合法校验结果时，获取所述读取区域索引或所述写入区域索引。在本专利技术的一个实施例中，分配存储空间，包括：采用动态地址分配方式分配所述存储空间。本专利技术的另一个实施例提供了一种基于SystemC的GPU帧缓冲区存储系统，包括：处理器；存储器；以及计算机程序；其中，所述计算机程序被存储在所述存储器中，并且被配置为由所述处理器执行，所述计算机程序包括用于执行如基于SystemC的GPU帧缓冲区存储硬件的存储方法的指令。本专利技术的再一个实施例提供了一种计算机可读存储介质，其特征在于，所述计算机可读存储介质存储有计算机程序，所述计算机程序使得帧缓冲区存储系统执行基于SystemC的GPU帧缓冲区存储硬件的存储方法。与现有技术相比，本专利技术的有益效果：本专利技术通过SystemC语言和事物级建模方法对帧缓冲区存储硬件进行建模，内部集成地址校验单元、读取数据单元、写入数据单元、数据载体单元和性能评估单元，实现了DDR的存取功能，解决了GPU帧缓冲区存储硬件的模块功能验证的问题，为实现帧缓冲区存储的最优硬件结构提供可靠依据。附图说明图1为本专利技术实施例提供的一种基于SystemC的GPU帧缓冲区存储硬件的TLM模型的结构示意图。具体实施方式下面结合具体实施例对本专利技术做进一步详细的描述，但本专利技术的实施方式不限于此。实施例一本专利技术实施例通过SystemC语言和事务级建模方法对帧缓冲区存储硬件进行了建模，请参见图1，图1为本专利技术实施例提供的一种基于SystemC的GPU帧缓冲区存储硬件的TLM模型的结构示意图，包括：地址校验单元、读取数据单元、写入数据单元、数据载体单元和性能评估单元；其中，地址校验单元，用于对读取数据地址或写入数据地址进行校验得到校验结果，并根据校验结果获取读取区域索引或写入区域索引；读取数据单元，连接地址校验单元和数据载体单元，用于根据读取区域索引和读取数据地址从数据载体单元读取第一数据；写入数据单元，连接地址校验单元和数据载体单元，用于根据写入区域索引和写入数据地址写入第二数据至数据载体单元；数据载体单元，用于分配存储空间，并在存储空间中存储述第一数据和第二数据；性能评估单元，连接读取数据单元和写入数据单元，用于在读取数据单元读取第一数据或/和在写入数据单元写入第二数据时，评估帧缓冲区的存储性能。进一步的，地址校验单元、读取数据单元、写入数据单元、数据载体单元和性能评估单元之间的连接关系通过事务级接口进行连接，请参见表1，表1对图1中出现的事务级接口进行了说明。具体的，以地址校验单元与读取数据单元之间的事务级接口为例，读取数据单元向地址校验单元发起获取数据的指令，地址校验单元接收到该指令，将数据发送给地址校验单元。表1图1中出现的事务级接口说明本专利技术实施例采用事务级接口连接各单元，可以清楚的表明行为发起方、行为接收方和数据流向，从而表明各个单元之间的连接关系及行为关系。本专利技术实施例通过SystemC语言和事物级建模方法对帧缓冲区存储硬件进行建模，内部集成地址校验单元、读取数据单元、写入数据单元、数据载体单元和性能评估单元，实现了双倍速率(DoubleDataRate,简称DDR)的存取功能，解决了GPU帧缓冲区存储硬件的模块功能验证的问题，为实现帧缓冲区存储的最优硬件结构提供可靠依据。在一个具体实施例中，地址校验单元对读取数据地址或写入数据地址进行校验得到校验结果，并根据校验结果获取读取区域索引或写入区域索引。具体的，首先地址校验单元对请求地址(读取数据地址或写入数据地址)的数值进行校验，得到校验结果；进一步的，校验的方法为判断该请求地址是否属于帧缓冲区中的某个存储空间，校验结果包括合法校验结果和不合法校验结果两种情况；进一步的，合法校验结果是指请求地址的数据属于帧缓冲区中的某个块，不合法校验结果是指请求地址的数据在帧缓冲区中不存在相应的块。然后，地址校验单元根据校验结果进行相应的操作：若为合法校验结果，则地址校验单元获取请求地址索引(即读取区域索引或写入区域索引)；若为不合法校验结果，则地址校验单元发送异常信号，停止读写操作。具体的，请求地址索引可以为该地址所属的块的编号，例如，根据需要，GPU帧缓冲区被划本文档来自技高网...

【技术保护点】
1.一种基于SystemC的GPU帧缓冲区存储硬件的TLM模型，其特征在于，包括：地址校验单元，用于对读取数据地址或写入数据地址进行校验得到校验结果，并根据所述校验结果获取读取区域索引或写入区域索引；读取数据单元，连接所述地址校验单元和所述数据载体单元，用于根据所述读取区域索引和所述读取数据地址从数据载体单元中读取第一数据；写入数据单元，连接所述地址校验单元和所述数据载体单元，用于根据所述写入区域索引和所述写入数据地址写入第二数据至所述数据载体单元；所述数据载体单元用于分配存储空间，并在所述存储空间中存储所述第一数据和所述第二数据。

【技术特征摘要】
1.一种基于SystemC的GPU帧缓冲区存储硬件的TLM模型，其特征在于，包括：地址校验单元，用于对读取数据地址或写入数据地址进行校验得到校验结果，并根据所述校验结果获取读取区域索引或写入区域索引；读取数据单元，连接所述地址校验单元和所述数据载体单元，用于根据所述读取区域索引和所述读取数据地址从数据载体单元中读取第一数据；写入数据单元，连接所述地址校验单元和所述数据载体单元，用于根据所述写入区域索引和所述写入数据地址写入第二数据至所述数据载体单元；所述数据载体单元用于分配存储空间，并在所述存储空间中存储所述第一数据和所述第二数据。2.根据权利要求1所述的基于SystemC的GPU帧缓冲区存储硬件的TLM模型，其特征在于，还包括：性能评估单元，连接所述读取数据单元和所述写入数据单元，用于在所述读取数据单元读取所述第一数据或/和在所述写入数据单元写入所述第二数据时，评估帧缓冲区的存储性能。3.如权利要求1所述的基于SystemC的GPU帧缓冲区存储硬件的TLM模型，其特征在于，所述地址校验单元用于判断所述校验结果为合法校验结果时，获取所述读取区域索引或所述写入区域索引。4.如权利要求1所述的基于SystemC的GPU帧缓冲区存储硬件的TLM模型，其特征在于，所述数据载体单元采用动态地址分配方式分配所述存储空间。5.一种基于SystemC的GPU帧缓冲区存储硬件的存储方法，其特征在于，包括：对读取数据地址或写入数据地址进行校验...

【专利技术属性】
技术研发人员：杨洋，周艺璇，李冲，刘莎，索高华，潘彬，
申请(专利权)人：西安翔腾微电子科技有限公司，
类型：发明
国别省市：陕西,61