控制电路及操作电路制造技术

一种控制电路及操作电路，其中控制电路用以提供一输出电压，并包括一N型晶体管、一第一P型晶体管以及一第二P型晶体管。N型晶体管耦接一第一电源端，第一P型晶体管具有一第一源极、一第一漏极、一第一栅极以及一第一基极，第一栅极耦N型晶体管的栅极，第一基极耦接第一源极，第二P型晶体管具有一第二源极、一第二漏极、一第二栅极以及一第二基极，第二源极耦接一第二电源端。第二漏极及第二基极耦接第一基极。本发明专利技术提供的控制电路及操作电路可以防止静电放电电压损害内部的核心电路。

【技术实现步骤摘要】
控制电路及操作电路
本专利技术有关于一种控制电路，特别是有关于一种不易受到静电放电(ElectrostaticDischarge)电流伤害的控制电路。
技术介绍
因静电放电所造成的元件损害对集成电路产品来说已经成为最主要的可靠度问题之一。尤其是随着尺寸不断地缩小至深亚微米的程度，金属氧化物半导体的栅极氧化层也越来越薄，集成电路更容易因静电放电现象而遭受破坏。在一般的工业标准中，集成电路产品的输出入接脚(I/Opin)必需能够通过2000伏特以上的人体模式静电放电测试以及200伏特以上的机械模式静电放电测试。因此，在集成电路产品中，静电放电释放元件必需设置在所有输出入焊垫(pad)附近，以保护集成电路产品内部的控制电路不受静电放电电流的侵害。然而，当静电放电事件发生时，若静电放电电压尚不足以触发静电放电释放元件时，静电放电电压仍会伤害内部的核心电路。
技术实现思路
本专利技术提供一种控制电路，用以提供一输出电压，并包括一N型晶体管、一第一P型晶体管以及一第二P型晶体管。N型晶体管耦接一第一电源端。第一P型晶体管具有一第一源极、一第一漏极、一第一栅极以及一第一基极。第一栅极耦N型晶体管的栅极。第一基极耦接第一源极。第二P型晶体管具有一第二源极、一第二漏极、一第二栅极以及一第二基极。第二源极耦接一第二电源端。第二漏极及第二基极耦接第一基极。本专利技术更提供一种操作电路，其包括一静电放电释放元件以及一控制电路。静电放电释放元件耦接于一第一电源端以及一第二电源端之间。控制电路用以提供一输出电压，并包括一N型晶体管、一第一P型晶体管以及一第二P型晶体管。N型晶体管耦接第一电源端。第一P型晶体管具有一第一源极、一第一漏极、一第一栅极以及一第一基极。第一栅极耦N型晶体管的栅极。第一基极耦接第一源极。第二P型晶体管具有一第二源极、一第二漏极、一第二栅极以及一第二基极。第二源极耦接第二电源端。第二漏极及第二基极耦接第一基极。附图说明图1为本专利技术的操作电路的示意图。图2为本专利技术的控制电路的一可能实施例。图3为本专利技术的控制电路的另一可能实施例。图4为本专利技术的控制电路的另一可能实施例。图5为本专利技术的控制电路的另一可能实施例。附图标号100：操作电压；110：静电放电释放元件；120、200、300、400、500：控制电路；130、140：电源端；VOP：操作电压；GND：接地电压；VOUT：输出电压；TP1～TP8：P型晶体管；TN1～TN4：N型晶体管。具体实施方式为让本专利技术的目的、特征和优点能更明显易懂，下文特举出实施例，并配合所附图式，做详细的说明。本专利技术说明书提供不同的实施例来说明本专利技术不同实施方式的技术特征。其中，实施例中的各元件的配置为说明之用，并非用以限制本专利技术。另外，实施例中图式标号的部分重复，为了简化说明，并非意指不同实施例之间的关联性。图1为本专利技术的操作电路的示意图。如图1所示，操作电路100包括一静电放电释放元件110以及一控制电路120。静电放电释放元件110耦接于电源端130与140之间。当电源端130与140之间的压差达一预设值时，表示发生一静电放电事件。因此，操作电路100进入一保护模式。在保护模式下，静电放电释放元件110动作，用以将一静电放电电流从电源端130释放至电源端140，或是将静电放电电流从电源端140释放至电源端130。本专利技术并不限定静电放电释放元件110的种类。任何可承受大电压的元件均可作为静电放电释放元件110。控制电路120耦接于电源端130与140之间，用以提供一输出电压VOUT。举例而言，当电源端130接收到一操作电压VOP并且电源端140接收到一接地电压GND时，操作电路100进入一正常模式。在正常模式下，控制电路120动作，用以产生输出电压VOUT。本专利技术并不限定控制电路120的种类。在一可能实施例中，控制电路120为一接高电路(tie-highcircuit)，其所产生的输出电压VOUT大于接地电压GND。在此例中，输出电压VOUT可能约等于或小于操作电压VOP。在另一可能实施例中，控制电路120为一接低电路(tie-lowcircuit)，其所用以产生的输出电压VOUT低于操作电压VOP。在此例中，输出电压VOUT可能约略等于接地电压GND。图2为本专利技术的控制电路的一可能实施例。在本实施例中，控制电路200作为一接高电路，其所产生的输出电压VOUT高于接地电压GND。在一可能实施例中，输出电压VOUT等于或小于操作电压VOP。如图2所示，控制电路200包括P型晶体管TP1、TP2及一N型晶体管TN1。P型晶体管TP2的源极耦接电源端130，用以接收操作电压VOP。P型晶体管TP2的栅极耦接P型晶体管TP1的栅极、N型晶体管TN1的栅极与漏极。P型晶体管TP2的基极(bulk)与漏极耦接P型晶体管TP1的基极与源极。P型晶体管TP1的漏极的电压作为输出电压VOUT。N型晶体管TN1的基极与源极耦接电源端140，用以接收接地电压GND。当电源端130接收操作电压VOP并且电源端140接收接地电压GND时，控制电路200操作在一正常模式。在此模式下，P型晶体管TP1及TP2导通并且N型晶体管TN1不导通。因此，输出电压VOUT为高位准。然而，当电源端130与140之间的压差大于一预设值时，表示电源端130或140发生一静电放电事件。因此，控制电路200进入一保护模式。在此模式下，由于P型晶体管TP1与TP2的基极未耦接至电源端130，故可确保P型晶体管TP1、TP2与N型晶体管TN1不被导通。由于控制电路200外部的一静电放电释放元件(如110)会被导通，故一静电放电电流可从电源端130被释放至电源端140或是从电源端140被释放至电源端130。因此，控制电路200不会受到静电放电电流的伤害。图3为本专利技术的控制电路的另一可能实施例。在本实施例中，控制电路300作为一接高电路，其所产生的输出电压VOUT高于接地电压GND。在一可能实施例中，输出电压VOUT等于或小于操作电压VOP。如图3所示，控制电路300包括P型晶体管TP3、TP4及一N型晶体管TN2。P型晶体管TP4的源极耦接电源端130，用以接收操作电压VOP。P型晶体管TP4的栅极、漏极与基极耦接P型晶体管TP3的源极与基极。P型晶体管TP3的漏极的电压作为输出电压VOUT。P型晶体管TP3的栅极耦接N型晶体管TN2的栅极与漏极。N型晶体管TN2的基极与源极耦接电源端140，用以接收接地电压GND。当电源端130接收操作电压VOP并且电源端140接收接地电压GND时，控制电路300操作在一正常模式。在此模式下，P型晶体管TP3及TP4导通并且N型晶体管TN2不导通。因此，输出电压VOUT为高位准。然而，当电源端130与140之间的压差大于一预设值时，表示电源端130或140发生一静电放电事件。因此，控制电路300进入一保护模式。在此模式下，由于P型晶体管TP3与TP4的基极耦接P型晶体管TP4的栅极与漏极，故可确保P型晶体管TP3、TP4与N型晶体管TN2不被导通。由于控制电路300外部的一静电放电释放元件(如110)会被导通，故一静电放电电流可从电源端130被释放至电源端140或是从电源端140被释放至电源端13本文档来自技高网...

【技术保护点】
1.一种控制电路，其特征在于，所述控制电路用以提供一输出电压，所述控制电路包括：一N型晶体管，耦接一第一电源端；一第一P型晶体管，具有一第一源极、一第一漏极、一第一栅极以及一第一基极，其中所述第一栅极耦所述N型晶体管的栅极，所述第一基极耦接所述第一源极；以及一第二P型晶体管，具有一第二源极、一第二漏极、一第二栅极以及一第二基极，其中所述第二源极耦接一第二电源端，所述第二漏极及所述第二基极耦接所述第一基极。

【技术特征摘要】
1.一种控制电路，其特征在于，所述控制电路用以提供一输出电压，所述控制电路包括：一N型晶体管，耦接一第一电源端；一第一P型晶体管，具有一第一源极、一第一漏极、一第一栅极以及一第一基极，其中所述第一栅极耦所述N型晶体管的栅极，所述第一基极耦接所述第一源极；以及一第二P型晶体管，具有一第二源极、一第二漏极、一第二栅极以及一第二基极，其中所述第二源极耦接一第二电源端，所述第二漏极及所述第二基极耦接所述第一基极。2.根据权利要求1所述的控制电路，其特征在于，所述第二栅极耦接所述第一栅极。3.根据权利要求2所述的控制电路，其特征在于，所述第二栅极耦接所述N型晶体管的漏极。4.根据权利要求3所述的控制电路，其特征在于，所述第一漏极的电压作为所述输出电压。5.根据权利要求2所述的控制电路，其特征在于，所述第一漏极耦接所述N型晶体管的栅极。6.根据权利要求5所述的控制电路，其特征在于，所述N型晶体管的漏极的电压作为所述输出电压。7.根据权利要求1所述的控制电路，其特征在于，所述第二栅极耦接所述第二漏极。8.根据权利要求7所述的控制电路，其特征在于，所述第一栅极耦接所述N型晶体管的漏极。9.根据权利要求8所述的控制电路，其特征在于，所述第一漏极的电压作为所述输出电压。10.根据权利要求7所述的控制电路，其特征在于，所述第一栅极耦接所述第一漏极。11.根据权利要求10所述的控制电路，其特征在于，所述N型晶体管的漏极的电压作为所述输出电压。12.一种操作电路，其特征在于，所述操作电路包括：一静电放电释放元件，耦接于一第一电源端以及一第二电源端之间；以及一控制电路，用以提供一输出电压，并包括：一N型晶体管，耦接所述第一电源端；一第一P型晶体管...

【专利技术属性】
技术研发人员：黄绍璋，白尚诠，吴韦忠，陈斯祺，庄胜智，林胤廷，游培群，刘涵佩，庄荣圳，庄介尧，陈宏维，
申请(专利权)人：世界先进积体电路股份有限公司，
类型：发明
国别省市：中国台湾,71