控制电路及操作电路制造技术

一种控制电路及操作电路，其中控制电路用以提供一输出电压，并包括一N型晶体管、一第一P型晶体管以及一第二P型晶体管。N型晶体管耦接一第一电源端，第一P型晶体管具有一第一源极、一第一漏极、一第一栅极以及一第一基极，第一栅极耦N型晶体管的栅极，第一基极耦接第一源极，第二P型晶体管具有一第二源极、一第二漏极、一第二栅极以及一第二基极，第二源极耦接一第二电源端。第二漏极及第二基极耦接第一基极。本发明专利技术提供的控制电路及操作电路可以防止静电放电电压损害内部的核心电路。

【技术实现步骤摘要】
控制电路及操作电路
本专利技术有关于一种控制电路，特别是有关于一种不易受到静电放电(ElectrostaticDischarge)电流伤害的控制电路。
技术介绍
因静电放电所造成的元件损害对集成电路产品来说已经成为最主要的可靠度问题之一。尤其是随着尺寸不断地缩小至深亚微米的程度，金属氧化物半导体的栅极氧化层也越来越薄，集成电路更容易因静电放电现象而遭受破坏。在一般的工业标准中，集成电路产品的输出入接脚(I/Opin)必需能够通过2000伏特以上的人体模式静电放电测试以及200伏特以上的机械模式静电放电测试。因此，在集成电路产品中，静电放电释放元件必需设置在所有输出入焊垫(pad)附近，以保护集成电路产品内部的控制电路不受静电放电电流的侵害。然而，当静电放电事件发生时，若静电放电电压尚不足以触发静电放电释放元件时，静电放电电压仍会伤害内部的核心电路。
技术实现思路
本专利技术提供一种控制电路，用以提供一输出电压，并包括一N型晶体管、一第一P型晶体管以及一第二P型晶体管。N型晶体管耦接一第一电源端。第一P型晶体管具有一第一源极、一第一漏极、一第一栅极以及一第一基极。第一栅极耦N型晶体管的栅极本文档来自技高网...

【技术保护点】
1.一种控制电路，其特征在于，所述控制电路用以提供一输出电压，所述控制电路包括：一N型晶体管，耦接一第一电源端；一第一P型晶体管，具有一第一源极、一第一漏极、一第一栅极以及一第一基极，其中所述第一栅极耦所述N型晶体管的栅极，所述第一基极耦接所述第一源极；以及一第二P型晶体管，具有一第二源极、一第二漏极、一第二栅极以及一第二基极，其中所述第二源极耦接一第二电源端，所述第二漏极及所述第二基极耦接所述第一基极。

【技术特征摘要】
1.一种控制电路，其特征在于，所述控制电路用以提供一输出电压，所述控制电路包括：一N型晶体管，耦接一第一电源端；一第一P型晶体管，具有一第一源极、一第一漏极、一第一栅极以及一第一基极，其中所述第一栅极耦所述N型晶体管的栅极，所述第一基极耦接所述第一源极；以及一第二P型晶体管，具有一第二源极、一第二漏极、一第二栅极以及一第二基极，其中所述第二源极耦接一第二电源端，所述第二漏极及所述第二基极耦接所述第一基极。2.根据权利要求1所述的控制电路，其特征在于，所述第二栅极耦接所述第一栅极。3.根据权利要求2所述的控制电路，其特征在于，所述第二栅极耦接所述N型晶体管的漏极。4.根据权利要求3所述的控制电路，其特征在于，所述第一漏极的电压作为所述输出电压。5.根据权利要求2所述的控制电路，其特征在于，所述第一漏极耦接所述N型晶体管的栅极。6.根据权利要求5所述的控制电路，其特征在于，所述N型晶体管的漏极的电压作为所述输出电压。7.根据权利要求1所述的控制电路，其特征在于，所述第二栅极耦接所述第二漏极。8.根据权利要求7所述的控制电路，其特征在于，所述第一栅极耦接所述N型晶体管的漏极。9.根据权利要求8所述的控制电路，其特征在于，所述第一漏极的电压作为所述输出电压。10.根据权利要求7所述的控制电路，其特征在于，所述第一栅极耦接所述第一漏极。11.根据权利要求10所述的控制电路，其特征在于，所述N型晶体管的漏极的电压作为所述输出电压。12.一种操作电路，其特征在于，所述操作电路包括：一静电放电释放元件，耦接于一第一电源端以及一第二电源端之间；以及一控制电路，用以提供一输出电压，并包括：一N型晶体管，耦接所述第一电源端；一第一P型晶体管...

【专利技术属性】
技术研发人员：黄绍璋，白尚诠，吴韦忠，陈斯祺，庄胜智，林胤廷，游培群，刘涵佩，庄荣圳，庄介尧，陈宏维，
申请(专利权)人：世界先进积体电路股份有限公司，
类型：发明
国别省市：中国台湾,71