一种欠压保护电路制造技术

本发明专利技术公开一种欠压保护电路，属于集成电路技术领域。所述欠压保护电路包括电阻R1～R5、NMOS管MN1～MN3、PMOS管MP1和MP2、反相器INV1和INV2，通过对NMOS管MN1与NMOS管MN2设置不同的宽长比，以及引入源端负反馈电阻的方式，使得NMOS管MN1和NMOS管MN2中的电流随电源电压VDD具有不同的上升速度和初始值，从而使电路欠压保护阈值VTrip由器件本身参数决定，无需带隙基准电路或齐纳二极管以产生参考电压VREF，因此具有低功耗、结构简单和精确度高等优点。

An Under-voltage Protection Circuit

The invention discloses an undervoltage protection circuit, which belongs to the technical field of integrated circuits. The under-voltage protection circuit includes resistors R1-R5, NMOS MN1-MN3, PMOS MP1 and MP2, inverters INV1 and INV2. By setting different width-length ratios between NMOS MN1 and NMOS MN2, and introducing negative feedback resistance at the source, the current of NMOS MN1 and NMOS MN2 has different rising speed and initial value with the supply voltage VDD, thus making the circuit under-voltage protection threshold VTri. P is determined by device parameters, and no bandgap reference circuit or Zener diode is needed to generate reference voltage VREF. Therefore, it has the advantages of low power consumption, simple structure and high accuracy.

【技术实现步骤摘要】
一种欠压保护电路
本专利技术涉及集成电路
，特别涉及一种欠压保护电路。
技术介绍
随着集成电路的高速发展，电源管理类芯片在便携式移动设备和智能电子穿戴设备中的应用越来越广泛。每一种电源芯片都有一个满足正常工作要求的最低电压，如外部电源电压低于芯片正常工作所需最低电压，则芯片内部控制逻辑会处于不定态。不定态轻则对电源芯片内部器件造成不可恢复的损伤，重则会影响电源芯片后端应用系统的安全，引起重大安全事故。为此我们需要在芯片内部设计欠压保护电路，当欠压保护电路检测到芯片外部电源电压低于其设定的最低值时，欠压保护电路迅速做出反应，发出逻辑控制信号关断芯片以保护整个电路系统。图1为传统的欠压保护电路结构，其由迟滞比较器A0、采用电阻R1和R2以及参考基准电压VREF组成。UVLO_Logic的状态用于表征芯片是否发生欠压，芯片欠压则UVLO_Logic为高，芯片正常则UVLO_Logic为低。在该传统欠压保护电路中，基准电压VREF通常采用带隙基准或齐纳二极管反向击穿后的箝位特性产生。采用带隙基准产生VREF会使得电路版图面积和功耗增大。采用齐纳二极管反向击穿特性产生VREF，则VREF值随工艺和温度变化较大，无法精确设置欠压保护点。
技术实现思路
本专利技术的目的在于提供一种欠压保护电路，以解决现有的欠压保护电路功耗大、精度低的问题。为解决上述技术问题，本专利技术提供一种欠压保护电路，包括电阻R1～R5、NMOS管MN1～MN3、PMOS管MP1和MP2、反相器INV1和INV2；其中，电阻R1的第一端接电源电压VDD，第二端接电阻R2的第一端；所述电阻R2的第一端接NMOS管MN1的栅端，第二端接NMOS管MN3的漏端；电阻R3的第一端接所述NMOS管MN1的源端，第二端接NMOS管MN2的源端；电阻R4的第一端接所述电阻R3的第二端，电阻R5的第一端接所述电阻R2的第二端，所述电阻R4的第二端和电阻R5的第二端均接地GND；；NMOS管MN1的漏端接PMOS管MP1的漏端，栅端接所述电阻R1的第二端，源端接所述电阻R3的第一端；NMOS管MN2的漏端接PMOS管MP2漏端，栅端接所述NMOS管MN1的栅端，源端接所述电阻R4的第一端；NMOS管MN3的漏端接所述电阻R5的第一端，栅端接反相器INV2的输出端，源端接地GND；所述PMOS管MP1的源端接电源电压VDD，漏端接自身栅端，该栅端与所述PMOS管MP2的栅端互连；所述PMOS管MP2的漏端接反相器INV1输入端，栅端接所述PMOS管MP1的漏端，源端接电源电压VDD；所述反相器INV1的输入端接所述NMOS管MN2漏端，输出端接所述反相器INV2的输入端；所述反相器INV2的输出端接所述NMOS管MN3的栅端。可选的，所述PMOS管MP1和所述PMOS管MP2是镜像比例为1：1的电流镜，用于比较所述NMOS管MN1与所述NMOS管MN2中电流的大小。可选的，所述电阻R1和所述电阻R2用于实现对电源电压VDD的采样，通过其不同的分压比例系数设定不同的欠压保护阈值VTrip。可选的，所述NMOS管MN3和所述电阻R5用于产生迟滞效果，防止电源电压VDD由于抖动引起欠压保护电路的误动作。在本专利技术具有以下有益效果：(1)通过对NMOS管MN1与NMOS管MN2设置不同的宽长比，以及引入源端负反馈电阻的方式，使得NMOS管MN1和NMOS管MN2中的电流随电源电压VDD具有不同的上升速度和初始值，从而使电路欠压保护阈值VTrip由器件本身参数决定；(2)无需带隙基准电路或齐纳二极管以产生参考电压VREF，因此具有低功耗、结构简单和精确度高等优点。附图说明图1是传统的欠压保护电路的结构示意图；图2是本专利技术提供的欠压保护电路的结构示意图；图3是本专利技术提供的欠压保护电路的工作波形示意图。具体实施方式以下结合附图和具体实施例对本专利技术提出的一种欠压保护电路作进一步详细说明。根据下面说明和权利要求书，本专利技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本专利技术实施例的目的。实施例一本专利技术提供了一种欠压保护电路，其结构如图2所示。所述欠压保护电路包括电阻R1～R5(即电阻R1、电阻R2、电阻R3、电阻R4和电阻R5)、NMOS管MN1～MN3(即NMOS管MN1、NMOS管MN2和NMOS管MN3)、PMOS管MP1和MP2(即PMOS管MP1和PMOS管MP2)、反相器INV1和INV2(即反相器INV1和反相器INV2)。具体的，电阻R1的第一端接电源电压VDD，第二端接电阻R2的第一端；所述电阻R2的第一端接NMOS管MN1的栅端，第二端接NMOS管MN3的漏端；电阻R3的第一端接所述NMOS管MN1的源端，第二端接NMOS管MN2的源端；电阻R4的第一端接所述电阻R3的第二端，电阻R5的第一端接所述电阻R2的第二端，所述电阻R4的第二端和电阻R5的第二端均接地GND；NMOS管MN1的漏端接PMOS管MP1的漏端，栅端接所述电阻R1的第二端，源端接所述电阻R3的第一端；NMOS管MN2的漏端接PMOS管MP2漏端，栅端接所述NMOS管MN1的栅端，源端接所述电阻R4的第一端；NMOS管MN3的漏端接所述电阻R5的第一端，栅端接反相器INV2的输出端，源端接地GND；所述PMOS管MP1的源端接电源电压VDD，漏端接自身栅端，该栅端与所述PMOS管MP2的栅端互连；所述PMOS管MP2的漏端接反相器INV1输入端，栅端接所述PMOS管MP1的漏端，源端接电源电压VDD；所述反相器INV1的输入端接所述NMOS管MN2漏端，输出端接所述反相器INV2的输入端；所述反相器INV2的输出端接所述NMOS管MN3的栅端。优选的，所述PMOS管MP1和所述PMOS管MP2是镜像比例为1：1的电流镜，用于比较所述NMOS管MN1与所述NMOS管MN2中电流的大小；所述电阻R1和所述电阻R2用于实现对电源电压VDD的采样，通过其不同的分压比例系数设定不同的欠压保护阈值VTrip；所述NMOS管MN3和所述电阻R5用于产生迟滞效果，防止电源电压VDD由于抖动引起欠压保护电路的误动作。本专利技术提供的欠压保护电路的工作原理为：当电源电压VDD从零开始上升时，UVLO_Logic为高电平，所述NMOS管MN3开启，所述电阻R5被短路至地。此时采样电阻R1和R2的分压比例k由式(1)决定：当电源电压VDD从最高电位开始下降时，UVLO_Logic为低电平，所述NMOS管MN3关闭，所述电阻R5与所述电阻R1和所述电阻R2共同实现对所述电源电压VDD的采样。此时采样电阻R1和R2的分压比例k由式(2)决定：由式(1)与式(2)可看出电源电压VDD在上升和下降的过程中采样电阻R1和R2具有不同的分压比例，因此具有不同的欠压保护阈值VTrip，可实现对电源电压VDD防抖动。以电源电压VDD从零开始上升为列进行分析：IMN1＝k1(VSENSE-VY-Vthn)2(3)在式(3)中，IMN1为所述NMOS管MN1中电流；k1为参数，其含义为：其中，μn为NMOS管的电子迁移率，Cox为MOS管栅氧化层单位面积电容，SMN1为NMOS管M本文档来自技高网...

【技术保护点】
1.一种欠压保护电路，其特征在于，包括电阻R1～R5、NMOS管MN1～MN3、PMOS管MP1和MP2、反相器INV1和INV2；其中，电阻R1的第一端接电源电压VDD，第二端接电阻R2的第一端；所述电阻R2的第一端接NMOS管MN1的栅端，第二端接NMOS管MN3的漏端；电阻R3的第一端接所述NMOS管MN1的源端，第二端接NMOS管MN2的源端；电阻R4的第一端接所述电阻R3的第二端，电阻R5的第一端接所述电阻R2的第二端，所述电阻R4的第二端和电阻R5的第二端均接地GND；NMOS管MN1的漏端接PMOS管MP1的漏端，栅端接所述电阻R1的第二端，源端接所述电阻R3的第一端；NMOS管MN2的漏端接PMOS管MP2漏端，栅端接所述NMOS管MN1的栅端，源端接所述电阻R4的第一端；NMOS管MN3的漏端接所述电阻R5的第一端，栅端接反相器INV2的输出端，源端接地GND；所述PMOS管MP1的源端接电源电压VDD，漏端接自身栅端，该栅端与所述PMOS管MP2的栅端互连；所述PMOS管MP2的漏端接反相器INV1输入端，栅端接所述PMOS管MP1的漏端，源端接电源电压VDD；所述反相器INV1的输入端接所述NMOS管MN2漏端，输出端接所述反相器INV2的输入端；所述反相器INV2的输出端接所述NMOS管MN3的栅端。...

【技术特征摘要】
1.一种欠压保护电路，其特征在于，包括电阻R1～R5、NMOS管MN1～MN3、PMOS管MP1和MP2、反相器INV1和INV2；其中，电阻R1的第一端接电源电压VDD，第二端接电阻R2的第一端；所述电阻R2的第一端接NMOS管MN1的栅端，第二端接NMOS管MN3的漏端；电阻R3的第一端接所述NMOS管MN1的源端，第二端接NMOS管MN2的源端；电阻R4的第一端接所述电阻R3的第二端，电阻R5的第一端接所述电阻R2的第二端，所述电阻R4的第二端和电阻R5的第二端均接地GND；NMOS管MN1的漏端接PMOS管MP1的漏端，栅端接所述电阻R1的第二端，源端接所述电阻R3的第一端；NMOS管MN2的漏端接PMOS管MP2漏端，栅端接所述NMOS管MN1的栅端，源端接所述电阻R4的第一端；NMOS管MN3的漏端接所述电阻R5的第一端，栅端接反相器INV2的输出端，源端接地GND；所述PMOS管MP1的源端接电...

【专利技术属性】
技术研发人员：奚冬杰，罗永波，宣志斌，肖培磊，
申请(专利权)人：中国电子科技集团公司第五十八研究所，
类型：发明
国别省市：江苏,32