具有局部层间互连的单片三维(3D)IC制造技术

单片3D IC采用与3D IC中的至少一个晶体管层上的至少一个晶体管的至少一个结构紧密集成的一个或多个局部层间互连。在某些实施例中，局部层间互连与至少一个晶体管的栅电极或源/漏区相交，并且通过设置在所述3D IC中的第一与第二晶体管层之间的至少一个层间介电阶层延伸。局部层间互连可有利地进行不同层的3D IC中的晶体管之间的直接垂直连接，而无需围绕互连的上面或者下面晶体管层的占用面积(即，横向或平面面积)横向布线。

Single Chip Three-Dimensional (3D) IC with Local Interlayer Interconnection

A monolithic 3D IC uses one or more local interlayer interconnections tightly integrated with at least one structure of at least one transistor on at least one transistor layer in a 3D IC. In some embodiments, the local interlayer interconnection intersects the gate electrode or source/drain region of at least one transistor and extends through at least one interlayer dielectric layer between the first and second transistor layers provided in the 3D IC. Local interlayer interconnection facilitates direct vertical connection between transistors in different layers of 3D IC without transverse wiring around the occupied area (i.e., transverse or planar area) of the transistor layer above or below the interconnection.

【技术实现步骤摘要】
具有局部层间互连的单片三维(3D)IC
本专利技术的实施例一般涉及集成电路(IC)，以及更具体来说涉及单片三维(3D)IC。
技术介绍
单片IC一般包括多个晶体管，例如在平面衬底、例如硅晶圆之上所制作的金属氧化物半导体场效应晶体管(MOSFET)。虽然摩尔定律数十年来在IC工业中一直成立，但是IC维度的横向缩放对于现在低于20nm的MOSFET栅维度变得更加困难。随着装置尺寸持续减小，将达到继续标准平面缩放变得不切实际的阶段。这个转折点可能归因于经济学或物理学，例如极高的电容或者基于量子的可变性。按照三维的晶体管的堆叠(通常称作垂直缩放或3D集成)因此是达成更大晶体管密度的有希望途径。虽然3D集成可例如通过堆叠单独制造的芯片在封装层面实现，但是单片3D方式提供最大层间互连密度，从而允许3D电路在最低层并且以最紧密电路密度来构成。一般来说，单片3DIC需要两层或更多层的晶体管，其在衬底之上依次制作和互连。例如，开始于第一半导体衬底，第一层晶体管采用常规技术来制作。施体衬底然后接合到第一衬底，以及分裂施体衬底的一部分，以留下第一层晶体管之上的半导体薄膜。这种方法当然只是得到第二层装置的单晶衬底的许多方式其中之一。第二层晶体管然后在半导体薄膜中制作，以及层间互连在晶体管层之间形成。虽然晶体管层之间的更大对齐对单片3DIC是可能的，但是层间互连的架构在取得单片3DIC的平面占用面积随晶体管层的数量成比例地减小的规模经济中是重要的。附图说明通过附图、作为举例而不是限制来说明本文所述的资料。为了说明的简洁和清晰起见，图中所示的元件不一定按比例绘制。例如，为了清晰起见，一些元件的尺寸可能相对于其他元件经过放大。此外，在认为适当的情况下，在附图之间重复参考标号，以便表示对应或相似的元件。附图包括：图1A是按照一实施例、具有局部层间互连的单片3DIC的等距视图；图1B是按照一实施例、图1A所示的单片3DIC的第二等距视图；图1C是按照一实施例、映射到图1A和图1B所示的层间互连的SRAM单元电路；图2A是按照一实施例、图1A所示单片3DIC中的层间源/漏互连的截面图；图2B是按照一实施例的单片3DIC中的层间源/漏互连的截面图；图2C是按照一实施例、图1A所示单片3DIC中的层间栅电极互连的截面图；图2D是按照一实施例的单片3DIC中的层间栅电极互连的截面图；图2E是按照一实施例的单片3DIC中的层间栅电极互连的截面图；图3是示出按照实施例、形成具有局部层间互连的单片3DIC的方法的流程图；图4A是示出按照实施例、形成层间源/漏互连的方法的流程图；图4B是示出按照实施例、形成层间栅电极互连的方法的流程图；图5A、图5B、图5C和图5D是按照一实施例、当执行图4A所示的特定制作操作时的层间源/漏互连区的截面图；图6A、图6B和图6C是按照一实施例、当执行图4B所示的特定制作操作时的层间栅电极互连区的截面图；图7A、图7B、图7C和图7D是按照一实施例、当执行图4B所示的特定制作操作时的层间栅电极互连区的截面图；图8A、图8B、图8C和图8D是按照一实施例、当执行图4B所示的特定制作操作时的层间栅电极互连区的截面图；图9A、图9B、图9C和图9D是按照一实施例、当执行图4B所示的特定制作操作时的层间栅电极互连区的截面图；图10示出按照本专利技术的实施例、采用具有局部层间互连的单片3DIC的移动计算平台和数据服务器机器；以及图11是按照本专利技术的一实施例的电子计算装置的原理框图。具体实施方式参照附图来描述一个或多个实施例。虽然详细示出和论述特定配置和布置，但是应当理解，这只是为了便于说明而进行。相关领域的技术人员将会知道，可其他配置和布置是可能的，而没有背离本描述的精神和范围。相关领域的技术人员将会清楚地知道，本文所述的技术和/或布置可用于除了本文详细描述之外的多种其他系统和应用中。在以下详细描述中参照附图，附图形成其一部分并且示出示范实施例。此外要理解，可利用其他实施例，并且可进行结构和/或逻辑变更，而没有背离要求保护主题的范围。还应当注意，例如上、下、顶部、底部等的方向和说法可以只用来促进附图中的特征的描述，而不是意在限制要求保护主题的应用。因此，以下详细描述不是要理解为进行限制，而是要求保护主题的范围只由所附权利要求及其等效物来限定。在以下描述中提出大量细节，但是本领域的技术人员将会清楚地知道，即使没有这些具体细节也可实施本专利技术。在一些情况下，众所周知的方法和装置以框图形式示出而不是详细示出，以免影响对本专利技术的理解。本说明书中通篇提到“一实施例”或“一个实施例”表示结合该实施例所述的具体特征、结构、功能或特性包含在本专利技术的至少一个实施例中。因此，词语“在一实施例中”或“在一个实施例中”在本说明书的各个位置中的出现不一定表示本专利技术的同一个实施例。此外，在一个或多个实施例中，具体特征、结构、功能或特性可按照任何适当方式来组合。例如，在与两个实施例关联的具体特征、结构、功能或特性不是互斥的任何情况下，第一实施例可与第二实施例相组合。如本专利技术的描述和所附权利要求书所使用的单数形式“一”、“一个”和“该”意在也包含复数形式，除非上下文另加明确说明。还将会理解，如本文所使用的术语“和/或”表示并且包含关联列示项的一个或多个的任意可能的组合。术语“耦合”和“连接”连同其派生在本文中可用来描述组件之间的功能或结构关系。应当理解，这些术语并不是要作为彼此的同义词。在具体实施例中，“连接”而是可用来指示两个或更多元件相互直接物理、光或电接触。“耦合”可用来指示两个或更多元件相互直接或间接地(隔着其他中间元件)进行物理、光或电接触，和/或两个或更多元件相互配合操作或交互(例如，如同因果关系一样)。如本文所使用的术语“之上”、“之下”、“之间”和“上”表示一个组件或材料层相对其他组件或层的相对位置，其中这类物理关系是值得注意的。例如，在材料层的上下文中，设置在另一层之上或之下的一层可与另一层直接接触，或者可具有一个或多个中间层。此外，设置在两层之间的一层可与两层直接接触，或者可具有一个或多个中间层。相比之下，第二层“上”的第一层与那个第二层直接接触。在组件组合件的上下文中进行类似区分。如下面将更详细描述，按照实施例的单片3DIC采用一个或多个局部层间互连。“局部”层间互连与3DIC中的至少一个晶体管层上的至少一个晶体管的至少一个结构紧密集成。例如，在某些实施例中，局部层间互连与至少一个晶体管的栅电极或源/漏区相交。局部“层间”互连通过设置在单片3DIC中的第一(例如，下)与第二(例如，上)晶体管层之间的至少一个层间介电阶层(layer)延伸。本文所述的局部层间互连实施例可有利地进行不同层的单片3DIC中的晶体管之间的直接垂直连接，而无需围绕互连的上面或者下面晶体管层的占用面积(即，横向或平面面积)横向布线。本文所述的局部层间互连可减小单片3DIC的占用面积。在某些实施例中，局部层间互连是多功能的，例如服务于一个或多个晶体管本身的功能以及电互连两个或更多晶体管。例如，在一实施例中，局部层间互连用作到一个晶体管层上的晶体管的半导体源/漏区(即，扩散)的接触，并且还用来将那个源/漏区互连到另一个晶体管层上的另一个晶体管的端子。这样，衬底面积本文档来自技高网...

【技术保护点】
1.一种微电子装置，包括：晶体管，包含：鳍，包括单晶材料；栅电极，与所述鳍的侧壁相邻并且在所述鳍的顶面之上；源和漏，被耦合到所述鳍；源金属化，接触顶面或所述源的侧壁中的至少一个；漏金属化，接触顶面或所述漏的侧壁中的至少一个；以及在所述鳍下面的介电材料，其中所述源金属化和漏金属化中的至少一个通过所述介电阶层延伸，并且与所述介电材料下面的金属化接触。

【技术特征摘要】
1.一种微电子装置，包括：晶体管，包含：鳍，包括单晶材料；栅电极，与所述鳍的侧壁相邻并且在所述鳍的顶面之上；源和漏，被耦合到所述鳍；源金属化，接触顶面或所述源的侧壁中的至少一个；漏金属化，接触顶面或所述漏的侧壁中的至少一个；以及在所述鳍下面的介电材料，其中所述源金属化和漏金属化中的至少一个通过所述介电阶层延伸，并且与所述介电材料下面的金属化接触。2.如权利要求1所述的装置，还包括第二晶体管，所述第二晶体管包含：第二鳍，包括单晶材料，所述第二鳍在所述介电材料下面并且相对所述鳍；第二栅电极，与所述第二鳍的侧壁相邻；第二源和第二漏，被耦合到所述第二鳍；第二源金属化，接触所述第二源；以及第二漏金属化，接触所述第二漏；以及其中在所述介电材料下面的所述金属化包括所述第二源金属化或所述第二漏金属化并且通过所述介电材料与所述源金属化或所述漏金属化电耦合。3.如权利要求2所述的装置，其中通过介电材料延伸的所述源金属化或所述漏金属化与所述第二源金属化或所述第二漏金属化直接接触。4.如权利要求2所述的装置，其中通过所述介电材料延伸的所述源金属化或所述漏金属化与本地互连金属化直接接触，所述本地互连金属化与所述第二源金属化或所述第二漏金属化直接接触。5.如权利要求2所述的装置，其中所述源和漏具有与所述第二源和第二漏互补的导电率类型。6.如权利要求1所述的装置，还包括互连金属化，所述互连金属化与所述栅电极相交、通过所述介电材料延伸并且与所述第二栅电极电耦合。7.如权利要求6所述的装置，其中所述互连金属化沿所述栅电极的至少一个侧壁延伸。8.一种单片三维（3D）SRAM单元结构，包括：第一晶体管层上的第一对晶体管，其中所述第一对晶体管中的每个还包括：第一鳍，包括单晶材料；第一栅电极，与所述第一鳍的侧壁相邻；第一源和第一漏，被耦合到所述第一鳍；所述第一晶体管层之上的第二晶体管层上的第二对晶体管，其间有介电材料阶层，其中所述第二对晶体管中的每个还包括：第二鳍，包括单晶材料；第二栅电极，与所述第二鳍的侧壁相邻；第二源和第二漏，被耦合到所述第二鳍；第一对层间互连，每个耦合到所述第二漏中的一个、通过所述介电材料阶层延伸、耦合到第一漏中的一个并且耦合到所述第一栅电极中的一个；以及第二对层间互连，每个耦合到所述第二栅电极中的一个、通过所述介电材料阶层延伸并且耦合到所述第一栅电极中的一个。9.如权利要求8所述的SRAM单元结构，其中所述第一和第二对晶体管包括通过所述第一和第二对层间互连交叉-耦合的反相器。10.如权利要求8所述的SRAM单元结构，还包括在所述第二晶体管层上的一对通栅晶体管，其中所述通栅晶体管中的每个还包括：第三鳍，包括单晶材料；第三栅电极，与所述第三鳍的侧壁相邻；第三源和第三漏，被耦合到所述第三...

【专利技术属性】
技术研发人员：P莫罗，K军，MC韦布，DW奈尔逊，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US