一种适用于深槽超结器件的结终端及其制备方法技术

本发明专利技术揭示了一种适用于深槽超结器件的结终端及其制备方法，所述结终端包括半导体基底、第一电极、半导体区域、第二电极。第一电极形成于半导体基底的下端面；半导体区域形成于半导体基底的上端面，其具有第一导电类型，半导体区域包括有源区域、第一终端区域、第二终端区域。有源区域设有多个第一沟槽，第一沟槽内填充具有第二导电类型的半导体材料；第一终端区域设有多个第三沟槽，第三沟槽内填充具有第二导电类型的半导体材料；第二终端区域设有至少一个第二沟槽，第二沟槽内为具有高介电常数的绝缘材料。第二电极连接有源区域的第一沟槽，覆盖在有源区域、第一终端区域、第二终端区域之上。本发明专利技术结终端可改善结终端器件耐高压特性。

A junction terminal suitable for deep groove superjunction devices and its preparation method

The invention discloses a junction terminal suitable for deep groove superjunction devices and a preparation method thereof. The junction terminal comprises a semiconductor substrate, a first electrode, a semiconductor region and a second electrode. The first electrode is formed at the lower end of the semiconductor substrate, and the semiconductor region is formed at the upper end of the semiconductor substrate, which has the first conductive type. The semiconductor region includes the active region, the first terminal region and the second terminal region. The active region is provided with a plurality of first grooves filled with semiconductor materials of the second conductive type; the first terminal region is provided with a plurality of third grooves filled with semiconductor materials of the second conductive type; the second terminal region is provided with at least one second groove, and the second groove is filled with insulating materials with high dielectric constant. The second electrode connects the first groove of the active area and covers the active area, the first terminal area and the second terminal area. The junction terminal of the invention can improve the high voltage resistance characteristics of the junction terminal device.

【技术实现步骤摘要】
一种适用于深槽超结器件的结终端及其制备方法
本专利技术属于半导体功率器件
，涉及一种超结器件的结终端，尤其涉及一种适用于深槽超结器件的结终端；同时，本专利技术还涉及一种适用于深槽超结器件的结终端的制备方法。
技术介绍
现代电力电子技术对功率器件性能的要求大致有如下几条：1)耐压高，2)导通时电流密度大；3)导通时器件上压降低，4)开关速度高，5)驱动功率小，上述的第3点和第4点尤其值得注意。1980年出现的VDMOS，由于其耐压高，开关速度快，驱动功率小，一直沿用到如今。但是,传统VDMOS导通电阻受到“硅极限”关系Ron＝0.83×10-8×VB2.5(Ω.cm2)的约束，其值随耐压升高迅速增加，这种机理限制了高压VDMOS的发展。1993年电子科技大学(UESTC)陈星弼院士提出了在纵向MOS管中用交替排列的PN结构替代传统漂移层的新结构理论,即日后在国际上获得普遍认同的超结(Super-junction)耐压结构,该理论打破了传统的硅极限约束，在获得高击穿电压的同时具有更低的导通电阻Ron，被誉为是功率半导体器件领域的一次革命。超结器件发展至今，其结终端大致可分为延伸型和截断型两大类。前者即为P柱与N柱相互交替的结构，后者为沟槽内填充高介电常数材料的结构。单独采用P柱与N柱相互交替的结构，其工艺技术难度低，良率高，但是此结终端非常浪费面积。单独采用沟槽内填充高介电常数材料的结构，虽然可以大幅度减小结终端的面积，但是其沟槽的宽度随器件的耐压要求的提高而增加，随着沟槽宽度增加，刻蚀和填充时间也大大增加，降低了生产效率；同时由于沟槽结构承受了器件的绝大部分耐压，对沟槽填充质量的要求极高，即对填充空隙、杂质等缺陷的控制要求极为苛刻，工艺技术难度很大程度的增加。目前市场上绝大部分超结器件的终端采用了P柱与N柱相互交替的结构，如上所述，此结终端结构的缺点在于终端区浪费了很大的面积，从而增加了制造成本。
技术实现思路
本专利技术所要解决的技术问题是：提供一种适用于深槽超结器件的结终端，可改善结终端器件耐高压特性。此外，本专利技术还提供一种适用于深槽超结器件的结终端的制备方法，制得的结终端可改善结终端器件耐高压特性。为解决上述技术问题，本专利技术采用如下技术方案：一种适用于深槽超结器件的结终端，所述结终端包括：半导体基底；第一电极，形成于所述半导体基底的下端面；半导体区域，形成于所述半导体基底的上端面，其具有第一导电类型，所述半导体区域包括：-有源区域，设有多个第一沟槽，第一沟槽内填充具有第二导电类型的半导体材料；-第一终端区域，设有多个第三沟槽，第三沟槽内填充具有第二导电类型的半导体材料；-第二终端区域，设有至少一个第二沟槽，第二沟槽内为具有高介电常数的绝缘材料；第二电极，其连接有源区域的第一沟槽，覆盖在所述有源区域、第一终端区域、第二终端区域之上。作为本专利技术的一种优选方案，所述有源区域、第一终端区域均为P柱与N柱相互交替的结构；第一终端区域为电场延伸区域，第二终端区域为电场截止区域。作为本专利技术的一种优选方案，所述有源区域设有的第一沟槽的沟槽宽度与沟槽间距相等或不等；所述第一终端区域设有的第三沟槽的沟槽宽度与沟槽间距相等或不等；所述第二沟槽与最接近的第三沟槽的间距，和各第一沟槽/第三沟槽之间的间距相等或者不相等；所述第二沟槽的深度与第一沟槽/第三沟槽的深度相等，或者大于各个第一沟槽/第三沟槽的深度。作为本专利技术的一种优选方案，所述第一终端区域内第三沟槽的数量由器件耐压规格和具有第一导电类型的半导体区域的掺杂浓度确定。作为本专利技术的一种优选方案，所述第一沟槽及第三沟槽的结构相同，所述第二沟槽的宽度大于第一沟槽及第三沟槽的宽度。作为本专利技术的一种优选方案，所述第二终端区域的第二沟槽内的填充物为单种高介电常数材料，或者为多种高介电常数材料。作为本专利技术的一种优选方案，所述第二电极的末端在第一终端区域之上，或者在第二终端区域之上。一种上述结终端的制备方法，所述制备方法包括如下步骤：步骤S1：在浓掺杂的半导体基底上生长半导体区域；随后在半导体区域上刻蚀第二终端区域的第二沟槽，第二沟槽的深度和宽度尺寸由器件耐压和衬底掺杂浓度确定；然后通过淀积二氧化硅的方法完成第二终端区域沟槽的填充，随后通过化学机械抛光CMP去除多余二氧化硅；步骤S2：进行有源区域的第一沟槽和第一终端区域的第三沟槽的刻蚀，生长深槽刻蚀阻挡层或化学机械抛光CMP研磨阻挡层；然后定义第一沟槽/第三沟槽的刻蚀区域，进行深槽刻蚀，刻蚀后去除部分或全部硬掩膜；然后进行外延生长填充沟槽；外延填充后进行化学机械抛光CMP平坦化，平坦化后完全去除硬掩膜；步骤S3：继续进行MOS正面工艺，场氧生长、刻蚀，栅氧生长，多晶硅栅淀积、刻蚀，P阱注入、退火，铝下介质淀积，孔刻蚀，而后淀积第二电极材料并进行图形化刻蚀；最后对半导体基底进行背面减薄并形成第一电极，由此完成了一种深槽超结MOS的制作。作为本专利技术的一种优选方案，所述步骤S1中，在浓掺杂的半导体基底上生长N型外延层，N型外延层作为所述半导体区域。作为本专利技术的一种优选方案，所述步骤S2中，所述阻挡层为单层或多层，阻挡层包括第一氧化物层及第二氧化物层，或者包括氧化物层及氮化物层。本专利技术的有益效果在于：本专利技术提出的适用于深槽超结器件的结终端及其制备方法，由于终端区域采用电场延伸和电场截止结构的合理配置，其击穿特性显著改善。而且本专利技术的终端结构制作简单，与器件常规工艺兼容性好，效率高。本专利技术采用P柱、N柱与沟槽填充相结合的结构，较单独采用P柱、N柱相互交替的结构，面积大大减小；同时，由于沟槽结构只承担了器件总耐压的一部分耐压，宽度缩小，刻蚀和填充时间随之减小，且由于承担的耐压变小，对沟槽填充质量的容量也增加，更有利于良率的提高。即便本专利技术的终端结构已经大大减小了沟槽的宽度，大幅度的提高了生产效率，但是为了进一步提高，本专利技术还阐述了一种适用于深槽超结器件的终端的制造方法。用多个的宽度较窄的沟槽代替原来的单个宽深槽，沟槽开口尺寸及其间距根据氧化工艺选择合理的设计值，然后通过高温生长二氧化硅的方法完全氧化沟槽之间的硅，同时生长的氧化层填满沟槽，最终使得终端区域完全变成氧化层。附图说明图1为本专利技术的结终端结构的截面示意图。图2为本专利技术第一实施例的第二终端区域挖深槽后的截面示意图。图3为本专利技术第一实施例和第二实施例的第二终端区域填充SiO2后的截面示意图。图4为本专利技术第二实施例的终端区域二挖深槽后的截面示意图。具体实施方式下面结合附图详细说明本专利技术的优选实施例。实施例一请参阅图1，本专利技术揭示了一种适用于深槽超结器件的结终端，所述结终端包括：半导体基底1、第一电极11、半导体区域2、第二电极。半导体基底1为具有第一掺杂类型的半导体材料，大约0.002-0.008ohm.cm的掺杂电阻率，典型的是As或Sb掺杂N型硅基底。第一电极11形成于所述半导体基底1的下端面(背面)；半导体区域2形成于所述半导体基底1的上端面，其具有第一导电类型(即第一掺杂类型)，半导体区域2典型的材料为电阻率为1-10ohm.cmPh掺杂N型硅外延材料。所述半导体区域包括：有源区域100、第一终端区域200、第二终端区域300。其中，有源区域100设有多个第一沟槽3，第一沟槽3内填本文档来自技高网...

【技术保护点】
1.一种结终端的制备方法，其特征在于：所述结终端适用于深槽超结器件的结终端，所述结终端包括：半导体基底；第一电极，形成于所述半导体基底的下端面；半导体区域，形成于所述半导体基底的上端面，其具有第一导电类型，所述半导体区域包括：‑有源区域，设有多个第一沟槽，第一沟槽内填充具有第二导电类型的半导体材料；‑第一终端区域，设有多个第三沟槽，第三沟槽内填充具有第二导电类型的半导体材料；‑第二终端区域，设有至少一个第二沟槽，第二沟槽内为具有高介电常数的绝缘材料；所述有源区域、第一终端区域、第二终端区域依次排列；第二电极，其连接有源区域的第一沟槽，覆盖在所述有源区域、第一终端区域、第二终端区域之上；所述制备方法包括如下步骤：步骤S1：在浓掺杂的半导体基底上生长半导体区域；随后在半导体区域上刻蚀第二终端区域的第二沟槽，第二沟槽的深度和宽度尺寸由器件耐压和衬底掺杂浓度确定；然后通过淀积二氧化硅的方法完成第二终端区域沟槽的填充，随后通过化学机械抛光CMP去除多余二氧化硅；步骤S2：进行有源区域的第一沟槽和第一终端区域的第三沟槽的刻蚀，生长深槽刻蚀阻挡层或化学机械抛光CMP研磨阻挡层；然后定义第一沟槽/第三沟槽的刻蚀区域，进行深槽刻蚀，刻蚀后去除部分或全部硬掩膜；然后进行外延生长填充沟槽；外延填充后进行化学机械抛光CMP平坦化，平坦化后完全去除硬掩膜；步骤S3：继续进行MOS正面工艺，场氧生长、刻蚀，栅氧生长，多晶硅栅淀积、刻蚀，P阱注入、退火，铝下介质淀积，孔刻蚀，而后淀积第二电极材料并进行图形化刻蚀；最后对半导体基底进行背面减薄并形成第一电极，由此完成了一种深槽超结MOS的制作。...

【技术特征摘要】
1.一种结终端的制备方法，其特征在于：所述结终端适用于深槽超结器件的结终端，所述结终端包括：半导体基底；第一电极，形成于所述半导体基底的下端面；半导体区域，形成于所述半导体基底的上端面，其具有第一导电类型，所述半导体区域包括：-有源区域，设有多个第一沟槽，第一沟槽内填充具有第二导电类型的半导体材料；-第一终端区域，设有多个第三沟槽，第三沟槽内填充具有第二导电类型的半导体材料；-第二终端区域，设有至少一个第二沟槽，第二沟槽内为具有高介电常数的绝缘材料；所述有源区域、第一终端区域、第二终端区域依次排列；第二电极，其连接有源区域的第一沟槽，覆盖在所述有源区域、第一终端区域、第二终端区域之上；所述制备方法包括如下步骤：步骤S1：在浓掺杂的半导体基底上生长半导体区域；随后在半导体区域上刻蚀第二终端区域的第二沟槽，第二沟槽的深度和宽度尺寸由器件耐压和衬底掺杂浓度确定；然后通过淀积二氧化硅的方法完成第二终端区域沟槽的填充，随后通过化学...

【专利技术属性】
技术研发人员：不公告发明人，
申请(专利权)人：上海矽睿科技有限公司，
类型：发明
国别省市：上海,31