SRAM防SSO的输出自调节电路制造技术

本发明专利技术涉及一种SRAM防SSO的输出自调节电路，涉及集成电路设计领域，包括n个输出数据感应模块，用于检测SRAM输出数据D[n‑1,0]相对于上一时钟状态是否发生翻转；翻转计数模块，接收n个所述输出数据感应模块输出的所述n个数据翻转判定信号D[i]_sensor，并对所述n个数据翻转判定信号D[i]_sensor进行运算，得到相对应的和信号和进位信号；逻辑编码模块，对所述翻转计数模块提供的所述和信号和所述进位信号进行编码，提供不同延时档位的控制信号S[i](0≦i≦z‑1)，其中z为大于等于1的整数；以及延时控制模块，通过所述逻辑编码模块提供的所述控制信号S[i](0≦i≦z‑1)控制不同的延时档位，使得同时翻转的数据时序输出，以能自动重新调节同时翻转输出数据的输出时序。

【技术实现步骤摘要】
SRAM防SSO的输出自调节电路
本专利技术涉及集成电路设计领域，尤其涉及一种SRAM防SSO的输出自调节电路。
技术介绍
在集成电路设计领域，静态随机存取存储器(StaticRandom-AccessMemory，SRAM)为常用器件。然而，目前的SRAM存在多个IO同时翻转输出引起大电流，进而引起较大的电阻压降(IRDrop)的问题。目前业界常用的防同时翻转输出(SSO)电路可参阅图1，图1为现有技术的防SSO电路示意图。如图1所示，现有技术中的延时控制信号S由外部控制，通过S控制的开关决定一半的输出数据是否延时输出。此种做法的缺陷之一是控制信号由外部控制，难以实现精准的控制，不利于及时避免SSO；缺陷之二是延时的输出数据区间只有一个，若延时输出该区间数据无法解决SSO带来的影响，则该电路也随之失效，不利于有针对性的避免SSO。SRAM中如何有效的防同时翻转输出(SSO)，成为业界亟待解决的问题。
技术实现思路
本专利技术之目的在于提供一种SRAM防SSO的输出自调节电路，包括n个输出数据感应模块，用于检测SRAM输出数据D[n-1,0]相对于上一时钟状态是否发生翻转，其中n为大于等于4的整数，输出n个数据翻转判定信号D[i]_sensor(0≦i≦n-1)；翻转计数模块，接收n个所述输出数据感应模块输出的所述n个数据翻转判定信号D[i]_sensor，并对所述n个数据翻转判定信号D[i]_sensor进行运算，得到相对应的和信号(J_S[x-1:0])和进位信号(J_C[y-1:0])；逻辑编码模块，对所述翻转计数模块提供的所述和信号(J_S[x-1:0])和所述进位信号(J_C[y-1:0])进行编码，提供不同延时档位的控制信号S[i](0≦i≦z-1)，其中z为大于等于1的整数；以及延时控制模块，通过所述逻辑编码模块提供的所述控制信号S[i](0≦i≦z-1)控制不同的延时档位，使得同时翻转的数据时序输出。更进一步的，每个所述输出数据感应模块包括两个时钟控制的触发器，其中一个触发器的数据输入为另一个触发器的数据输出，两个触发器的输出分别代表数据D[i](0≦i≦n-1)在两个相邻时钟内的状态。更进一步的，每个所述输出数据感应模块还包括至少一个组合逻辑门，对数据D[i](0≦i≦n-1)在两个相邻时钟内的输出数据进行逻辑操作来判定出D[i]是否发生翻转，发生翻转时组合逻辑门输出的电平不同于不发生翻转时输出电平，得到所述n个数据翻转判定信号D[i]_sensor(0≦i≦n-1)。更进一步的，所述组合逻辑门为异或门，对数据D[i](0≦i≦n-1)在两个相邻时钟内的输出数据做异或操作，对于发生翻转的输入数据，所述异或门的输出的所述数据翻转判定信号(D[i]_sensor,0≦i≦n-1)均为高电平，反之均为低电平。更进一步的，多个所述输出数据感应模块为多个相同的输出数据感应模块。更进一步的，所述翻转计数模块包括至少一个加法器，所述n个数据翻转判定信号D[i]_sensor通过所述加法器相加，从而得到所述和信号(J_S[x-1:0])和所述进位信号(J_C[y-1:0])。更进一步的，所述翻转计数模块接收所述n个输出数据感应模块输出的所述n个数据翻转判定信号D[i]_sensor，并对所述n个数据翻转判定信号D[i]_sensor进行运算，还得到所述n个数据中发生翻转的数据的个数。更进一步的，所述逻辑编码模块包括至少一个组合逻辑门，用于对所述和信号(J_S[x-1:0])和所述进位信号(J_C[y-1:0])进行编码，从而产生控制z个数据区间延时的所述控制信号S[i](0≦i≦z-1)。更进一步的，所述延时控制模块包括延时电路和传输门电路，所述延时电路包括多个固定延时的延时模块；所述传输门电路包括多个开关单元，每个延时数据区间均连接至两个支路：第一支路为开关单元与延时模块串联的串联结构，第二支路为一开关单元，该数据区间里的数据是否延时由控制信号S[i](0≦i≦z-1)与S[i]’(0≦i≦z-1)分别控制所述第一支路与所述第二支路里的所述开关单元决定，当控制信号S[i](0≦i≦z-1)控制所述第一支路的所述开关单元导通时，该延时数据区间延时；当控制信号S[i]’(0≦i≦z-1)控制所述第二支路的所述开关单元导通时，该延时数据区间不延时。更进一步的，每个所述控制信号S[i](0≦i≦z-1)与S[i]’(0≦i≦z-1)控制一个对应的数据区间，每个延时数据区间包含至少一个数据。更进一步的，所述延时模块由至少一个反相器组成。更进一步的，所述延时控制模块的延时控制方案为直接将同时翻转的数据按理想的数据区间均分，每个所述控制信号S[i](0≦i≦z-1)单独控制一个数据区间的延时或导通，从而为每个数据区间提供不同的延时档位。更进一步的，所述延时控制模块的延时控制方案为将同时翻转的数据逐级划分直至理想的末级数据区间，每级的数据区间选取的延时模块相同，每个所述控制信号S[i](0≦i≦z-1)单独控制一个数据区间的延时或导通，通过逐级的延时与导通间的组合，从而为每个末级数据区间提供不同的延时档位。更进一步的，第一级延时模块的延时大于后面每级延时模块的延时的总和。在本专利技术一实施例中，通过包括n个输出数据感应模块、翻转计数模块、逻辑编码模块及延时控制模块的防SSO的输出自调节电路，能自动重新调节同时翻转输出数据的输出时序，减少因多个IO同时翻转输出引起的大电流，从而避免IRDrop。附图说明图1为现有技术的防SSO电路示意图。图2为本专利技术一实施例的防SSO的输出自调节电路示意图。图3为本专利技术一实施例中输出数据感应模块的示意图。图4为本专利技术一实施例的翻转计数模块的结构示意图。图5为本专利技术一实施例的逻辑编码模块的结构示意图。图6为本专利技术一实施例的延时编码算法示意图。图7为本专利技术一实施例的延时控制模块的延时控制方案示意图。图8为本专利技术另一实施例的延时控制模块的延时控制方案示意图。图9为采用本专利技术提供的SRAM防SSO的输出自调节电路的工作波形图。图10为采用本专利技术提供的SRAM防SSO的输出自调节电路的工作波形图。图中主要元件附图标记说明如下：100、输出数据感应模块；200、翻转计数模块；300、逻辑编码模块；400、延时控制模块。具体实施方式下面将结合附图，对本专利技术中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本专利技术的一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本专利技术保护的范围。本专利技术一实施例中，在于提供一种SRAM防SSO的输出自调节电路，以减少因多个IO同时翻转输出引起的大电流，从而避免IRDrop。具体的，请参阅图2，图2为本专利技术一实施例的防SSO的输出自调节电路示意图。如图2所示，本专利技术一实施例中提供的SRAM防SSO的输出自调节电路包括：n个输出数据感应模块100(n个sensor)，用于检测SRAM输出数据D[n-1,0]相对于上一时钟状态是否发生翻转，其中n为大于等于4的整数，输出n个数据翻转判定信号D[i]_sensor(0≦i≦n-1)；翻转计数模块200(REVERSALCOUNTING)，接本文档来自技高网...

【技术保护点】
1.一种SRAM防SSO的输出自调节电路，其特征在于，包括：n个输出数据感应模块，用于检测SRAM输出数据D[n‑1,0]相对于上一时钟状态是否发生翻转，其中n为大于等于4的整数，输出n个数据翻转判定信号D[i]_sensor(0≦i≦n‑1)；翻转计数模块，接收n个所述输出数据感应模块输出的所述n个数据翻转判定信号D[i]_sensor，并对所述n个数据翻转判定信号D[i]_sensor进行运算，得到相对应的和信号(J_S[x‑1:0])和进位信号(J_C[y‑1:0]),其中x，y均为大于等于1的整数；逻辑编码模块，对所述翻转计数模块提供的所述和信号(J_S[x‑1:0])和所述进位信号(J_C[y‑1:0])进行编码，提供不同延时档位的控制信号S[i](0≦i≦z‑1)，其中z为大于等于1的整数；以及延时控制模块，通过所述逻辑编码模块提供的所述控制信号S[i](0≦i≦z‑1)控制不同的延时档位，使得同时翻转的数据时序输出。

【技术特征摘要】
1.一种SRAM防SSO的输出自调节电路，其特征在于，包括：n个输出数据感应模块，用于检测SRAM输出数据D[n-1,0]相对于上一时钟状态是否发生翻转，其中n为大于等于4的整数，输出n个数据翻转判定信号D[i]_sensor(0≦i≦n-1)；翻转计数模块，接收n个所述输出数据感应模块输出的所述n个数据翻转判定信号D[i]_sensor，并对所述n个数据翻转判定信号D[i]_sensor进行运算，得到相对应的和信号(J_S[x-1:0])和进位信号(J_C[y-1:0]),其中x，y均为大于等于1的整数；逻辑编码模块，对所述翻转计数模块提供的所述和信号(J_S[x-1:0])和所述进位信号(J_C[y-1:0])进行编码，提供不同延时档位的控制信号S[i](0≦i≦z-1)，其中z为大于等于1的整数；以及延时控制模块，通过所述逻辑编码模块提供的所述控制信号S[i](0≦i≦z-1)控制不同的延时档位，使得同时翻转的数据时序输出。2.根据权利要求1所述的SRAM防SSO的输出自调节电路，其特征在于，每个所述输出数据感应模块包括两个时钟控制的触发器，其中一个触发器的数据输入为另一个触发器的数据输出，两个触发器的输出分别代表数据D[i](0≦i≦n-1)在两个相邻时钟内的状态。3.根据权利要求1所述的SRAM防SSO的输出自调节电路，其特征在于，每个所述输出数据感应模块还包括至少一个组合逻辑门，对数据D[i](0≦i≦n-1)在两个相邻时钟内的输出数据进行逻辑操作来判定出D[i]是否发生翻转，发生翻转时组合逻辑门输出的电平不同于不发生翻转时输出电平，得到所述n个数据翻转判定信号D[i]_sensor(0≦i≦n-1)。4.根据权利要求3所述的SRAM防SSO的输出自调节电路，其特征在于，所述组合逻辑门为异或门，对数据D[i](0≦i≦n-1)在两个相邻时钟内的输出数据做异或操作，对于发生翻转的输入数据，所述异或门的输出的所述数据翻转判定信号(D[i]_sensor,0≦i≦n-1)均为高电平，反之均为低电平。5.根据权利要求1所述的SRAM防SSO的输出自调节电路，其特征在于，多个所述输出数据感应模块为多个相同的输出数据感应模块。6.根据权利要求1所述的SRAM防SSO的输出自调节电路，其特征在于，所述翻转计数模块包括至少一个加法器，所述n个数据翻转判定信号D[i]_sensor通过所述加法器相加，从而得到所述和信号(J_S[x-1:0])和所述进位信号(J_C[y-1:0])。7.根据权利要求1所述的SRAM防SSO...

【专利技术属性】
技术研发人员：何宏瑾，刘雯，胡晓明，
申请(专利权)人：上海华力集成电路制造有限公司，
类型：发明
国别省市：上海,31