数据预处理装置、方法及异步双端随机存取存储器系统制造方法及图纸

本发明专利技术提供了一种数据预处理装置、方法及异步双端随机存取存储器系统；其中，该装置包括依次连接的第一读写控制电路、第一数据缓存电路、第二数据缓存电路及第二读写控制电路；第一数据缓存电路用于接收并缓存第一写入请求；第一读写控制电路用于根据第一数据地址，将第一写入数据存储至异步双端随机存取存储器中；第二数据缓存电路用于接收并缓存第一写入请求；第二读写控制电路用于接收第一读出请求，并根据第二数据缓存电路中缓存的预设数量的写入请求及异步双端随机存取存储器的内部数据，输出第一读出请求对应的数据。本发明专利技术提高了异步双端随机存取存储器的工作效率。

【技术实现步骤摘要】
数据预处理装置、方法及异步双端随机存取存储器系统
本专利技术涉及计算机
，尤其是涉及一种数据预处理装置、方法及异步双端随机存取存储器系统。
技术介绍
双口RAM(RandomAccessMemory，随机存储器))是在一个SRAM(StaticRandomAccessMemory，静态随机存储器)上具有两套完全独立的数据线、地址线和读写控制线，并允许两个独立的系统同时对该存储器进行随机性的访问，即共享式多端口存储器双口RAM在使用上要注意的问题是如何避免两端对同一RAM存储单元的争用；通常采用插入等待状态的防冲突方式、信号灯防冲突方式或中断防冲突方式对该问题进行解决。然而，针对于异步双端RAM，上述几种防冲突方式的工作效率较低。
技术实现思路
有鉴于此，本专利技术的目的在于提供一种数据预处理装置、方法及异步双端随机存取存储器系统，以提高异步双端随机存取存储器的工作效率。第一方面，本专利技术实施例提供了一种数据预处理装置，该装置与异步双端随机存取存储器连接；该装置包括依次连接的第一读写控制电路、第一数据缓存电路、第二数据缓存电路及第二读写控制电路；第一读写控制电路与异步双端随机存取存储器的第一端口连接；第二读写控制电路与异步双端随机存取存储器的第二端口连接；第一数据缓存电路用于接收并缓存第一写入请求；第一写入请求包括第一写入数据及第一数据地址；第一读写控制电路用于根据第一数据地址，将第一写入数据存储至异步双端随机存取存储器中；第二数据缓存电路用于接收并缓存第一写入请求；第二读写控制电路用于接收第一读出请求，并根据第二数据缓存电路中缓存的预设数量的写入请求及异步双端随机存取存储器的内部数据，输出第一读出请求对应的数据；第一读出请求包括第二数据地址。结合第一方面，本专利技术实施例提供了第一方面的第一种可能的实施方式，其中，上述第一数据缓存电路包括第一逻辑控制单元及设定空间大小的第一数据缓存单元；第一逻辑控制单元用于接收第一写入请求，将第一写入数据及第一数据地址写入第一数据缓存单元中；第一逻辑控制单元还用于将第一写入请求发送至第二读写控制电路。结合第一方面的第一种可能的实施方式，本专利技术实施例提供了第一方面的第二种可能的实施方式，其中，上述第二数据缓存电路包括第二逻辑控制单元及设定空间大小的第二数据缓存单元；第二逻辑控制单元用于接收第一写入请求，将第一写入数据及第一数据地址写入第二数据缓存单元中。结合第一方面，本专利技术实施例提供了第一方面的第三种可能的实施方式，其中，上述第一读写控制电路包括第一选择器及第一控制单元；第一控制单元用于当未收到读写请求时，产生第二写入请求，将第二写入请求通过第一选择器发送至第一端口，以使异步双端随机存取存储器按照预设写入数据的缓存顺序将预设写入数据写入预设数据地址；预设写入数据及预设数据地址按照时间顺序缓存于第一数据缓存电路。结合第一方面的第三种可能的实施方式，本专利技术实施例提供了第一方面的第四种可能的实施方式，其中，当异步双端随机存取存储器按照预设写入数据的缓存顺序将预设写入数据写入预设数据地址后，第一读写控制电路还用于向第一数据缓存电路发送第一清除指令；第一数据缓存电路还用于清除第一数据缓存单元缓存的预设写入数据及预设数据地址；第一数据缓存电路还用于向第二数据缓存电路发送第二清除指令；第二数据缓存电路还用于清除第二数据缓存单元缓存的预设写入数据及预设数据地址。结合第一方面的第四种可能的实施方式，本专利技术实施例提供了第一方面的第五种可能的实施方式，其中，上述第二读写控制电路包括第二选择器及第二控制单元；第二控制单元用于当接收到第一读出请求时，在第二数据缓存电路中缓存的预设数量的写入请求查找第二数据地址对应的数据，如果查找到，将该数据输出；如果未查找到，通过第二选择器将第一读出请求发送至第二端口，以使异步双端随机存取存储器输出第二数据地址对应的数据。第二方面，本专利技术实施例还提供一种数据预处理方法，该方法应用于上述数据预处理装置，该装置与异步双端随机存取存储器连接；该方法包括：第一数据缓存电路接收并缓存第一写入请求；第一写入请求包括第一写入数据及第一数据地址；第一读写控制电路根据第一数据地址，将第一写入数据存储至异步双端随机存取存储器中；第二数据缓存电路接收并缓存第一写入请求；第二读写控制电路接收第一读出请求，并根据第二数据缓存电路中缓存的预设数量的写入请求及异步双端随机存取存储器的内部数据，输出第一读出请求对应的数据；第一读出请求包括第二数据地址。结合第二方面，本专利技术实施例提供了第二方面的第一种可能的实施方式，其中，上述第一数据缓存电路包括第一逻辑控制单元及设定空间大小的第一数据缓存单元；上述第一数据缓存电路接收并缓存第一写入请求的步骤，包括：第一逻辑控制单元接收第一写入请求，将第一写入数据及第一数据地址写入第一数据缓存单元中。结合第二方面的第一种可能的实施方式，本专利技术实施例提供了第二方面的第二种可能的实施方式，其中，上述第一数据缓存电路接收并缓存第一写入请求之后，该方法还包括：第一逻辑控制单元将第一写入请求发送至第二读写控制电路。第三方面，本专利技术实施例还提供一种异步双端随机存取存储器系统，包括上述数据预处理装置，还包括异步双端随机存取存储器。本专利技术实施例带来了以下有益效果：本专利技术实施例提供了一种数据预处理装置、方法及异步双端随机存取存储器系统；第一数据缓存电路接收并缓存第一写入请求；第一读写控制电路根据第一数据地址，将第一写入数据存储至异步双端随机存取存储器中；第二数据缓存电路接收并缓存第一写入请求；第二读写控制电路接收第一读出请求后，根据第二数据缓存电路中缓存的预设数量的写入请求及异步双端随机存取存储器的内部数据，输出第一读出请求对应的数据；该方式提高了异步双端随机存取存储器的工作效率。本专利技术的其他特征和优点将在随后的说明书中阐述，或者，部分特征和优点可以从说明书推知或毫无疑义地确定，或者通过实施本专利技术的上述技术即可得知。为使本专利技术的上述目的、特征和优点能更明显易懂，下文特举较佳实施方式，并配合所附附图，作详细说明如下。附图说明为了更清楚地说明本专利技术具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本专利技术的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1为本专利技术实施例提供的一种数据预处理装置的结构示意图；图2为本专利技术实施例提供的另一种数据预处理装置与异步双端口RAM共同工作的原理框图；图3为本专利技术实施例提供的Rw_ctl模块的原理框图；图4为本专利技术实施例提供的Reg_buf模块的原理框图；图5为本专利技术实施例提供的一种数据预处理方法的流程图；图6为本专利技术实施例提供的另一种数据预处理方法的流程图；图7为本专利技术实施例提供的一种异步双端随机存取存储器系统，其结构示意图。具体实施方式为使本专利技术实施例的目的、技术方案和优点更加清楚，下面将结合附图对本专利技术的技术方案进行清楚、完整地描述，显然，所描述的实施例是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围本文档来自技高网...

【技术保护点】
1.一种数据预处理装置，其特征在于，所述装置与异步双端随机存取存储器连接；所述装置包括依次连接的第一读写控制电路、第一数据缓存电路、第二数据缓存电路及第二读写控制电路；所述第一读写控制电路与所述异步双端随机存取存储器的第一端口连接；所述第二读写控制电路与所述异步双端随机存取存储器的第二端口连接；所述第一数据缓存电路用于接收并缓存第一写入请求；所述第一写入请求包括第一写入数据及第一数据地址；所述第一读写控制电路用于根据所述第一数据地址，将所述第一写入数据存储至所述异步双端随机存取存储器中；所述第二数据缓存电路用于接收并缓存所述第一写入请求；所述第二读写控制电路用于接收第一读出请求，并根据所述第二数据缓存电路中缓存的预设数量的写入请求及所述异步双端随机存取存储器的内部数据，输出所述第一读出请求对应的数据；所述第一读出请求包括第二数据地址。

【技术特征摘要】
1.一种数据预处理装置，其特征在于，所述装置与异步双端随机存取存储器连接；所述装置包括依次连接的第一读写控制电路、第一数据缓存电路、第二数据缓存电路及第二读写控制电路；所述第一读写控制电路与所述异步双端随机存取存储器的第一端口连接；所述第二读写控制电路与所述异步双端随机存取存储器的第二端口连接；所述第一数据缓存电路用于接收并缓存第一写入请求；所述第一写入请求包括第一写入数据及第一数据地址；所述第一读写控制电路用于根据所述第一数据地址，将所述第一写入数据存储至所述异步双端随机存取存储器中；所述第二数据缓存电路用于接收并缓存所述第一写入请求；所述第二读写控制电路用于接收第一读出请求，并根据所述第二数据缓存电路中缓存的预设数量的写入请求及所述异步双端随机存取存储器的内部数据，输出所述第一读出请求对应的数据；所述第一读出请求包括第二数据地址。2.根据权利要求1所述的装置，其特征在于，所述第一数据缓存电路包括第一逻辑控制单元及设定空间大小的第一数据缓存单元；所述第一逻辑控制单元用于接收第一写入请求，将所述第一写入数据及所述第一数据地址写入第一数据缓存单元中；所述第一逻辑控制单元还用于将所述第一写入请求发送至所述第二读写控制电路。3.根据权利要求2所述的装置，其特征在于，所述第二数据缓存电路包括第二逻辑控制单元及设定空间大小的第二数据缓存单元；所述第二逻辑控制单元用于接收所述第一写入请求，将所述第一写入数据及所述第一数据地址写入第二数据缓存单元中。4.根据权利要求1所述的装置，其特征在于，所述第一读写控制电路包括第一选择器及第一控制单元；所述第一控制单元用于当未收到读写请求时，产生第二写入请求，将所述第二写入请求通过所述第一选择器发送至所述第一端口，以使所述异步双端随机存取存储器按照预设写入数据的缓存顺序将所述预设写入数据写入预设数据地址；所述预设写入数据及所述预设数据地址按照时间顺序缓存于所述第一数据缓存电路。5.根据权利要求4所述的装置，其特征在于，当所述异步双端随机存取存储器按照预设写入数据的缓存顺序将所述预设写入数据写入预设数据地址后，所述第一读写控制电路还用于向所述...

【专利技术属性】
技术研发人员：陶常勇，沈剑良，刘勤让，吕平，陈艇，汪欣，宋克，李沛杰，刘冬培，付豪，张楠，何丽丽，刘长江，林德伟，杨镇西，
申请(专利权)人：天津市滨海新区信息技术创新中心，国家数字交换系统工程技术研究中心，
类型：发明
国别省市：天津,12