一种倍压源电路、电荷泵电路及电子设备制造技术

本申请公开了一种倍压源电路、电荷泵电路及电子设备，其中，所述倍压源电路采用P型晶体管作为电压的传递晶体管，而P型晶体管以N阱为基底，并且N阱可以连接任何高于地的电位，因此P型晶体管的基底可以直接与P型晶体管的源极连接，避免了现有CMOS型倍压源由于起到电压传递功能的N型晶体管的源极电压高于衬底电压而导致的体效应，提升了晶体管传递电压的效率，从而提升了倍压源电路的整体效率；并且通过给P型晶体管栅极设计合适的动态偏置电路，基于两相非交叠时钟有序控制第一晶体管、第二晶体管、第三晶体管和第四晶体管的开和关，所述倍压源电路可有效避免经典CMOS型倍压源电路开关瞬间出现的电流回流问题。

【技术实现步骤摘要】
一种倍压源电路、电荷泵电路及电子设备
本申请涉及电路设计
，更具体地说，涉及一种倍压源电路、电荷泵电路及电子设备。
技术介绍
倍压源电路是指对输入电压进行放大的电路，一般情况下，倍压源电路的放大倍数为2，即例如倍压源电路的输入电压为VDD，则经过倍压源电路处理后的输出电压则为2VDD。倍压源电路被广泛应用于闪存(Flash)、动态随机存取存储器(DynamicRandomAccessMemory，DRAM)和液晶显示器的驱动电路等各类电子设备的芯片中。倍压源电路的效率直接影响着应用倍压源电路的芯片的总体功耗，现有的倍压源电路中，由于传递电压的晶体管与制备倍压源电路的晶圆之间的掺杂类型不同，导致晶体管的基底只能接地，从而使得晶体管的源极电压大于基底电压，因此导致了严重的体效应，降低了这些晶体管传递电压的效率，进而降低了倍压源电路的整体效率。
技术实现思路
为解决上述技术问题，本申请提供了一种倍压源电路、电荷泵电路及电子设备，以实现提升倍压源电路的效率的目的。为实现上述技术目的，本申请实施例提供了如下技术方案：一种倍压源电路，包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第一电容、第二电容、第一选择偏置模块、第二选择偏置模块、第一时钟模块和第二时钟模块；其中，所述第一时钟模块包括第一时钟输出端和第二时钟输出端，所述第一时钟输出端用于输出第一时钟信号，所述第二时钟输出端用于输出第二时钟信号；所述第二时钟模块包括第三时钟输出端和第四时钟输出端，所述第三时钟输出端用于输出第三时钟信号，所述第四时钟输出端用于输出第四时钟信号，所述第一时钟信号和第二时钟信号的时序相反，所述第三时钟信号和第四时钟信号的时序相反，所述第一时钟信号和第三时钟信号的时序相反；所述第一选择偏置模块包括第一输入端、第一输出端和第二输出端，所述第一输入端与所述第一时钟输出端连接，所述第一输出端与所述第一晶体管的栅极连接，所述第二输出端与所述第一晶体管的源极以及所述第一电容的一端连接，所述第一电容远离所述第二输出端的一端与所述第二时钟输出端连接；所述第一晶体管的漏极连接第一电源输入端；所述第一选择偏置模块用于在所述第一时钟信号为高电平，所述第二时钟信号为低电平时，导通所述第一晶体管；在所述第一时钟信号为低电平，所述第二时钟信号为高电平时，关断所述第一晶体管；所述第二选择偏置模块包括第二输入端、第三输出端和第四输出端，所述第二输入端与所述第三时钟输出端连接，所述第三输出端与所述第二晶体管的栅极连接，所述第四输出端与所述第二晶体管的源极以及所述第二电容的一端连接，所述第二电容远离所述第四输出端的一端与所述第四时钟输出端连接；所述第二晶体管的漏极连接第二电源输入端；所述第二选择偏置模块用于在所述第三时钟信号为高电平，所述第四时钟信号为低电平时，导通所述第二晶体管；在所述第三时钟信号为低电平，所述第四时钟信号为高电平时，关断所述第二晶体管；所述第三晶体管的栅极与所述第二输出端连接，源极与所述第四输出端连接，漏极与所述第四晶体管的漏极连接，作为信号输出端；所述第四晶体管的栅极与所述第四输出端连接，源极与所述第二输出端连接；所述第一晶体管、第二晶体管、第三晶体管和第四晶体管均为P型晶体管。可选的，所述第一选择偏置模块包括：第五晶体管和第六晶体管；所述第五晶体管的栅极与所述第六晶体管的栅极连接作为所述第一输入端，所述第五晶体管的漏极用于接收第一固定电位，所述第五晶体管的基底用于接收所述第一固定电位，所述第五晶体管的源极与所述第六晶体管的漏极连接，作为所述第一输出端；所述第六晶体管的基底与所述第六晶体管的源极连接，作为所述第二输出端。可选的，所述第一固定电位为低电平或零电位。可选的，所述第二选择偏置模块包括：第七晶体管和第八晶体管；所述第七晶体管的栅极与所述第八晶体管的栅极连接作为所述第一输入端，所述第七晶体管的漏极用于接收第二固定电位，所述第七晶体管的基底用于接收所述第二固定电位，所述第七晶体管的源极与所述第八晶体管的漏极连接，作为所述第一输出端；所述第八晶体管的基底与所述第八晶体管的源极连接，作为所述第二输出端。可选的，所述第二固定电位为低电平或零电位。可选的，所述第一时钟模块为第一反相器；所述第一反相器的输入端用于接收所述第一时钟信号，作为所述第一时钟输出端；所述第一反相器的输出端作为所述第二时钟输出端；所述第一反相器用于对所述第一时钟信号处理后输出所述第二时钟信号。可选的，所述第二时钟模块为第二反相器；所述第二反相器的输入端用于接收所述第三时钟信号，作为所述第三时钟输出端；所述第二反相器的输出端作为所述第四时钟输出端；所述第二反相器用于对所述第三时钟信号处理后输出所述第四时钟信号。可选的，还包括：第三电容；所述第三电容的一端与所述第三晶体管的漏极连接，所述第三电容的另一端接地。一种电荷泵电路，包括多个依次串联的倍压源电路，所述倍压源电路为上述任一项所述的倍压源电路。一种电子设备，包括如上述任一项所述的倍压源电路。从上述技术方案可以看出，本申请实施例提供了一种倍压源电路、电荷泵电路及电子设备，其中，所述倍压源电路采用第一晶体管和第二晶体管作为输入电压的传递晶体管，采用第三晶体管作为第一电容对输入电压倍压后的输出电压的传递晶体管，采用第四晶体管作为第二电容对输入电压倍压后的输出电压的传递晶体管，并且第一晶体管、第二晶体管、第三晶体管和第四晶体管均为P型晶体管，而P型晶体管以N阱为基底，并且N阱可以连接任何高于地的电位，因此可以P型晶体管的基底可以直接与P型晶体管的源极连接，避免了现有CMOS型倍压源由于起到电压传递功能的N型晶体管的源极电压高于衬底电压而导致的体效应，提升了晶体管传递电压的效率，从而提升了倍压源电路的整体效率。并且通过给P型晶体管栅极设计合适的动态偏置电路，基于两相非交叠时钟有序控制第一晶体管、第二晶体管、第三晶体管和第四晶体管的开和关，所述倍压源电路可有效避免经典CMOS型倍压源电路开关瞬间出现的电流回流问题。附图说明为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。图1为现有技术中的倍压源电路的结构示意图；图2为两相非交叠时钟信号的时序示意图；图3为本申请的一个实施例提供的一种倍压源电路的电路结构示意图；图4为本申请的另一个实施例提供的一种倍压源电路的电路结构示意图；图5为本申请的又一个实施例提供的一种倍压源电路的电路结构示意图；图6为本申请的再一个实施例提供的一种倍压源电路的电路结构示意图。具体实施方式正如
技术介绍
所述，现有的倍压源电路中，由于传递电压的晶体管与制备倍压源电路的晶圆之间存在掺杂类型不同，而导致的体效应的问题，降低了这些晶体管传递电压的效率，进而降低了倍压源电路的整体效率。具体原理解释如下，如图1所示，图1为现有技术中的倍压源电路的电路结构示意图，该倍压源电路由第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第一电容C1和第二电容C2构成，其中，第一晶体管M1、第二晶体管M2、第三晶本文档来自技高网...

【技术保护点】
1.一种倍压源电路，其特征在于，包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第一电容、第二电容、第一选择偏置模块、第二选择偏置模块、第一时钟模块和第二时钟模块；其中，所述第一时钟模块包括第一时钟输出端和第二时钟输出端，所述第一时钟输出端用于输出第一时钟信号，所述第二时钟输出端用于输出第二时钟信号；所述第二时钟模块包括第三时钟输出端和第四时钟输出端，所述第三时钟输出端用于输出第三时钟信号，所述第四时钟输出端用于输出第四时钟信号，所述第一时钟信号和第二时钟信号的时序相反，所述第三时钟信号和第四时钟信号的时序相反，所述第一时钟信号和第三时钟信号的时序相反；所述第一选择偏置模块包括第一输入端、第一输出端和第二输出端，所述第一输入端与所述第一时钟输出端连接，所述第一输出端与所述第一晶体管的栅极连接，所述第二输出端与所述第一晶体管的源极以及所述第一电容的一端连接，所述第一电容远离所述第二输出端的一端与所述第二时钟输出端连接；所述第一晶体管的漏极连接第一电源输入端；所述第一选择偏置模块用于在所述第一时钟信号为高电平，所述第二时钟信号为低电平时，导通所述第一晶体管；在所述第一时钟信号为低电平，所述第二时钟信号为高电平时，关断所述第一晶体管；所述第二选择偏置模块包括第二输入端、第三输出端和第四输出端，所述第二输入端与所述第三时钟输出端连接，所述第三输出端与所述第二晶体管的栅极连接，所述第四输出端与所述第二晶体管的源极以及所述第二电容的一端连接，所述第二电容远离所述第四输出端的一端与所述第四时钟输出端连接；所述第二晶体管的漏极连接第二电源输入端；所述第二选择偏置模块用于在所述第三时钟信号为高电平，所述第四时钟信号为低电平时，导通所述第二晶体管；在所述第三时钟信号为低电平，所述第四时钟信号为高电平时，关断所述第二晶体管；所述第三晶体管的栅极与所述第二输出端连接，源极与所述第四输出端连接，漏极与所述第四晶体管的漏极连接，作为信号输出端；所述第四晶体管的栅极与所述第四输出端连接，源极与所述第二输出端连接；所述第一晶体管、第二晶体管、第三晶体管和第四晶体管均为P型晶体管。...

【技术特征摘要】
1.一种倍压源电路，其特征在于，包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第一电容、第二电容、第一选择偏置模块、第二选择偏置模块、第一时钟模块和第二时钟模块；其中，所述第一时钟模块包括第一时钟输出端和第二时钟输出端，所述第一时钟输出端用于输出第一时钟信号，所述第二时钟输出端用于输出第二时钟信号；所述第二时钟模块包括第三时钟输出端和第四时钟输出端，所述第三时钟输出端用于输出第三时钟信号，所述第四时钟输出端用于输出第四时钟信号，所述第一时钟信号和第二时钟信号的时序相反，所述第三时钟信号和第四时钟信号的时序相反，所述第一时钟信号和第三时钟信号的时序相反；所述第一选择偏置模块包括第一输入端、第一输出端和第二输出端，所述第一输入端与所述第一时钟输出端连接，所述第一输出端与所述第一晶体管的栅极连接，所述第二输出端与所述第一晶体管的源极以及所述第一电容的一端连接，所述第一电容远离所述第二输出端的一端与所述第二时钟输出端连接；所述第一晶体管的漏极连接第一电源输入端；所述第一选择偏置模块用于在所述第一时钟信号为高电平，所述第二时钟信号为低电平时，导通所述第一晶体管；在所述第一时钟信号为低电平，所述第二时钟信号为高电平时，关断所述第一晶体管；所述第二选择偏置模块包括第二输入端、第三输出端和第四输出端，所述第二输入端与所述第三时钟输出端连接，所述第三输出端与所述第二晶体管的栅极连接，所述第四输出端与所述第二晶体管的源极以及所述第二电容的一端连接，所述第二电容远离所述第四输出端的一端与所述第四时钟输出端连接；所述第二晶体管的漏极连接第二电源输入端；所述第二选择偏置模块用于在所述第三时钟信号为高电平，所述第四时钟信号为低电平时，导通所述第二晶体管；在所述第三时钟信号为低电平，所述第四时钟信号为高电平时，关断所述第二晶体管；所述第三晶体管的栅极与所述第二输出端连接，源极与所述第四输出端连接，漏极与所述第四晶体管的漏极连接，作为信号输出端；所述第四晶体管的栅极与所述第四输出端连接，源极与所述第二输出端连接；所述第一晶体管、第二晶体管、第三晶体管和第四晶体管均为P型晶体管。2...

【专利技术属性】
技术研发人员：李弦，王志刚，田敏，侯西亮，
申请(专利权)人：珠海创飞芯科技有限公司，
类型：发明
国别省市：广东,44