一种新型的存储阵列架构制造技术

本发明专利技术提供了一种新型的存储阵列架构，该存储阵列架构中，N个存储单元被划分为了M块存储阵列，每一个存储阵列都具有字线驱动模块；该存储阵列架构在接收到第一待处理地址数据之后，第一待处理地址数据对应K个所述存储单元，此时M块存储阵列同时响应，每一块存储阵列中的字线驱动模块驱动存储单元的数量为K/M；在本发明专利技术中每一块存储阵列中的字线驱动模块驱动存储单元的数量相较于现有的字线驱动模块驱动存储单元的数量减少，意味着每一个字线驱动模块驱动存储单元的能力相较于现有的字线驱动模块驱动存储单元的能力减弱，驱动存储单元的能力减弱也就意味着字线驱动模块占据存储器的面积减小，进一步的也就可以减小存储器的总面积。器的总面积。器的总面积。

【技术实现步骤摘要】
一种新型的存储阵列架构


[0001]本专利技术涉及半导体存储器
，更具体地说，涉及一种新型的存储阵列架构。

技术介绍

[0002]在半导体元器件领域，存储类型器件大约占有三分之一的市场容量；随着数字经济以及大数据技术的快速发展，每天产生的数据量也越来越多，数据需要保存，对存储器的需求量也就越来越大。
[0003]存储器可分为多种类型，不同类型存储器都由最小存储单元来存储每位数据，大量存储单元按一定规律形成WL(字线)和BL(位线)，WL和BL组成存储阵列存储一定容量的数据；存储器内部的存储阵列越大，存储单元总面积占存储器总面积比例就越高，存储器整体面积就会越小。
[0004]但是随着存储阵列的扩大，字线和位线长度增加，存储器的读写操作速度会变慢，同时同一存储阵列中存储单元相互之间的干扰也会更加严重，因此，当存储器容量较大时，通常需要对存储器内部的存储单元进行分块得到更小的存储阵列。
[0005]存储单元分块后，由于每一块存储阵列都需要单独的字线和位线的驱动模块、译码选择模块和电平转换模块，存储单元分块得到的存储阵列越多，存储器的总面积就会越大。

技术实现思路

[0006]有鉴于此，为解决上述问题，本专利技术提供一种新型的存储阵列架构，技术方案如下：
[0007]所述存储阵列架构包括：
[0008]N个存储单元，所述N个存储单元划分为M块存储阵列，其中N≥2，M≥2；
[0009]所述存储阵列具有字线驱动模块；所述字线驱动模块用于驱动所述存储单元；<br/>[0010]其中，所述存储阵列架构用于接收第一待处理地址数据，所述第一待处理地址数据对应K个所述存储单元，K≥1，M块所述存储阵列同时响应，每一块所述存储阵列中的所述字线驱动模块驱动所述存储单元的数量为K/M。
[0011]可选的，在上述存储阵列架构中，所述存储阵列架构还包括：
[0012]字线译码模块，所述字线译码模块用于对所述第一待处理地址数据进行译码得到第一数字信号；
[0013]所述字线译码模块包括第一信号输入端与第一信号输出端，所述第一信号输入端用于接收所述第一待处理地址数据，所述第一信号输出端用于输出所述第一数字信号。
[0014]可选的，在上述存储阵列架构中，所述存储阵列架构还包括：
[0015]字线电平转换模块，所述字线电平转换模块用于对所述第一数字信号进行电平转换得到第一模拟信号；
[0016]所述字线驱动模块用于将所述第一模拟信号传输给所述存储单元；
[0017]所述字线电平转换模块包括第二信号输入端与第二信号输出端；所述字线驱动模块包括第三信号输入端与第三信号输出端；所述第二信号输入端与所述第一信号输出端连接，所述第二信号输出端分别与M块存储阵列中的字线驱动模块的第三信号输入端连接。
[0018]可选的，在上述存储阵列架构中，所述字线驱动模块还包括电压端；
[0019]M块所述存储阵列中的字线驱动模块的电压端接收不同的第一电压信号，所述第一电压信号用于控制所述字线驱动模块的工作状态。
[0020]可选的，在上述存储阵列架构中，所述存储阵列架构还包括：
[0021]M个逻辑控制模块，每个所述存储阵列中具有一个所述逻辑控制模块；
[0022]所述逻辑控制模块包括第四信号输入端、信号控制端与第四信号输出端；
[0023]所述第四信号输入端与所述第三信号输出端连接；所述第四信号输出端用于输出所述第一模拟信号；所述信号控制端用于接收第一控制信号，所述第一控制信号用于控制所述逻辑控制模块的工作状态。
[0024]可选的，在上述存储阵列架构中，所述字线驱动模块还包括电压端；
[0025]M块所述存储阵列中的字线驱动模块的电压端接收相同的第二电压信号，所述第二电压信号用于控制所述字线驱动模块的工作状态。
[0026]可选的，在上述存储阵列架构中，所述存储阵列架构还包括：
[0027]M个位线译码模块，每个所述存储阵列中具有一个所述位线译码模块；
[0028]所述位线译码模块用于对第二待处理地址数据进行译码得到第二数字信号。
[0029]可选的，在上述存储阵列架构中，所述存储阵列架构还包括：
[0030]M个位线电平转换模块，每个所述存储阵列中具有一个所述位线电平转换模块；
[0031]所述位线电平转换模块用于对所述第二数字信号进行电平转换得到第二模拟信号。
[0032]可选的，在上述存储阵列架构中，所述存储阵列架构还包括：
[0033]M个位线驱动模块，每个所述存储阵列中具有一个所述位线驱动模块；
[0034]所述位线驱动模块用于将所述第二模拟信号传输给所述存储单元。
[0035]可选的，在上述存储阵列架构中，所述存储阵列架构还包括：
[0036]灵敏放大器，所述灵敏放大器用于进行读取操作。
[0037]相较于现有技术，本专利技术实现的有益效果为：
[0038]本专利技术提供了一种新型的存储阵列架构，该存储阵列架构包括：N个存储单元，N个存储单元划分为M块存储阵列，其中N≥2，M≥2；存储阵列具有字线驱动模块；其中，存储阵列架构用于接收第一待处理地址数据，第一待处理地址数据对应K个所述存储单元，K≥1，M块所述存储阵列同时响应，每一块存储阵列中的字线驱动模块驱动存储单元的数量为K/M。
[0039]该存储阵列架构中，N个存储单元被划分为了M块存储阵列，每一个存储阵列都具有字线驱动模块，例如N个存储单元被划分为了两个存储阵列，且为均分，那么一块存储阵列中就有N/2个存储单元以及一个字线驱动模块；该存储阵列架构接收到第一待处理地址数据之后，第一待处理地址数据对应K个所述存储单元，此时M块所述存储阵列同时响应，每一块所述存储阵列中的所述字线驱动模块驱动所述存储单元的数量为K/M；例如N个存储单元被划分为两块存储阵列，第一待处理地址数据对应4个存储单元，此时两块存储阵列同时响应，每一块存储阵列中的所述字线驱动模块驱动所述存储单元的数量为2个；而现有技术
中只有一块存储阵列被选中，该选中的存储阵列中的字线驱动模块需要驱动4个存储单元；由此可知，本专利技术中每一块存储阵列中的字线驱动模块驱动存储单元的数量相较于现有的字线驱动模块驱动存储单元的数量减少，意味着每一个字线驱动模块驱动存储单元的能力相较于现有的字线驱动模块驱动存储单元的能力减弱，驱动存储单元的能力减弱也就意味着字线驱动模块占据存储器的面积减小，进一步的也就可以减小存储器的总面积。
附图说明
[0040]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
[0041]图1为现有的存储阵列架构的结构示意图；
[0042]图2为本发本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种新型的存储阵列架构，其特征在于，所述存储阵列架构包括：N个存储单元，所述N个存储单元划分为M块存储阵列，其中N≥2，M≥2；所述存储阵列具有字线驱动模块；所述字线驱动模块用于驱动所述存储单元；其中，所述存储阵列架构用于接收第一待处理地址数据，所述第一待处理地址数据对应K个所述存储单元，K≥1，M块所述存储阵列同时响应，每一块所述存储阵列中的所述字线驱动模块驱动所述存储单元的数量为K/M。2.根据权利要求1所述的存储阵列架构，其特征在于，所述存储阵列架构还包括：字线译码模块，所述字线译码模块用于对所述第一待处理地址数据进行译码得到第一数字信号；所述字线译码模块包括第一信号输入端与第一信号输出端，所述第一信号输入端用于接收所述第一待处理地址数据，所述第一信号输出端用于输出所述第一数字信号。3.根据权利要求2所述的存储阵列架构，其特征在于，所述存储阵列架构还包括：字线电平转换模块，所述字线电平转换模块用于对所述第一数字信号进行电平转换得到第一模拟信号；所述字线驱动模块用于将所述第一模拟信号传输给所述存储单元；所述字线电平转换模块包括第二信号输入端与第二信号输出端；所述字线驱动模块包括第三信号输入端与第三信号输出端；所述第二信号输入端与所述第一信号输出端连接，所述第二信号输出端分别与M块存储阵列中的字线驱动模块的第三信号输入端连接。4.根据权利要求3所述的存储阵列架构，其特征在于，所述字线驱动模块还包括电压端；M块所述存储阵列中的字线驱动模块的电压端接收不同的第一电压信号，所述第一电压信号用于控制所述字线驱动模块的工...

【专利技术属性】
技术研发人员：李弦，王沦，王志刚，
申请(专利权)人：珠海创飞芯科技有限公司，
类型：发明
国别省市：