一种半导体器件及其制造方法技术

本申请公开了一种半导体器件及其制造方法，应用于半导体器件及其制造技术领域。本申请可以提供衬底，在衬底的栅极区形成栅介质层和栅极，栅介质层包括层叠的氧化铝层和氧化铪层。由于用氧化铝材料和氧化铪材料作为栅介质层材料，代替DMOS中的电介质二氧化硅，即使半导体器件被施加高压，也可以降低漏电。因此，降低了漏电，使得半导体器件双极性、阻变特性更加稳定。加稳定。加稳定。

【技术实现步骤摘要】
一种半导体器件及其制造方法


[0001]本申请涉及半导体器件及其制造
，特别是涉及一种半导体器件及其制造方法。

技术介绍

[0002]晶体管是一种固体半导体器件，其中双扩散金属氧化物半导体(Diffused Metal Oxide Semiconductor，DMOS)是金属氧化物半导体场效应晶体管(Metal
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Oxide
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Semiconductor Field
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Effect Transistor，MOSFET)的一种类型。理想功率的MOSFET应满足器件处于关闭状态是保持非常高的击穿电压，和超低的比导通电阻处于导通状态以最小化传导损耗，两个要求。
[0003]一般情况下，采用二氧化硅作为晶体管内的电介质，或采用锆钛酸铅和铋锌铌酸作为High
‑
K(HK)电介质材料，应用于栅介质层。然而，常规功率的MOSFET存在硅限制，限制了功率MOSFET器件在高压领域的应用。会导致增加漏电的问题。

技术实现思路

[0004]基于上述问题，本申请提供了一种半导体器件及其制造方法，降低了漏电，使得半导体器件双极性、阻变特性更加稳定。
[0005]本申请实施例公开了如下技术方案：
[0006]第一方面，本申请提供一种半导体器件的制造方法，包括：
[0007]提供衬底；
[0008]在所述衬底的栅极区形成栅介质层和栅极，所述栅介质层包括层叠的氧化铝层和氧化铪层。
[0009]可选地，所述栅介质层，具体包括：
[0010]依次层叠氧化铝层、氧化铪层和氧化铝层。
[0011]可选地，所述在所述衬底的栅极区形成栅介质层和栅极，具体包括：
[0012]在所述栅极区形成沟槽，在所述沟槽底部和侧壁形成所述栅介质层，在所述栅介质层上方形成所述栅极。
[0013]可选地，所述在所述沟槽底部和侧壁形成所述栅介质层，在所述栅介质层上方形成所述栅极，具体包括：
[0014]利用沉积工艺在所述沟槽依次形成栅介质材料和栅极材料，所述栅介质材料包括依次层叠的氧化铝材料、氧化铪材料、氧化铝材料，去除所述沟槽外的所述栅介质材料和所述栅极材料。
[0015]可选地，其特征在于，所述氧化铝层和所述氧化铪层的厚度小于或等于0.5nm。
[0016]第二方面，本申请提供了一种半导体器件，包括：
[0017]衬底；
[0018]所述衬底上的栅介质层，所述栅介质层包括层叠的氧化铝层和氧化铪层；
[0019]所述栅介质层表面有栅极。
[0020]可选地，所述衬底上的栅介质层包括依次层叠的氧化铝层、氧化铪层和氧化铝层。
[0021]可选地，所述栅介质层和所述栅极位于所述衬底的栅极区，在所述栅极区形成沟槽，在所述沟槽底部和侧壁形成所述栅介质层和所述栅极。
[0022]可选地，所述形成所述栅介质层和所述栅极是利用沉积工艺在所述沟槽依次形成栅介质材料和栅极材料，所述栅介质材料包括依次层叠的氧化铝材料、氧化铪材料、氧化铝材料，去除所述沟槽外的所述栅介质材料和所述栅极材料。
[0023]可选地，其特征在于，所述氧化铝层和所述氧化铪层的厚度小于或等于0.5nm。
[0024]相较于现有技术，本申请具有以下有益效果：
[0025]本技术申请提供了一种半导体器件及其制造方法，可以提供衬底，在衬底的栅极区形成栅介质层和栅极，栅介质层包括层叠的氧化铝层和氧化铪层。由于用氧化铝材料和氧化铪材料作为栅介质层材料，代替DMOS中的电介质二氧化硅，即使半导体器件被施加高压，也可以降低漏电。因此，降低了漏电，使得半导体器件双极性、阻变特性更加稳定。
附图说明
[0026]为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
[0027]图1为本申请实施例提供的一种半导体器件的制造方法的流程示意图；
[0028]图2
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6为根据本申请实施例的制造方法形成半导体器件过程中的结构示意图。
具体实施方式
[0029]为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图对本申请的具体实施方式做详细的说明。
[0030]在下面的描述中阐述了很多具体细节以便于充分理解本申请，但是本申请还可以采用其它不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本申请内涵的情况下做类似推广，因此本申请不受下面公开的具体实施例的限制。
[0031]其次，本申请结合示意图进行详细描述，在详述本申请实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本申请保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
[0032]目前，DMOS的栅极区，可以用二氧化硅或HK材料作为栅介质层的材料，其中锆钛酸铅和铋锌铌酸是两种常见的HK材料。HK材料具备良好的绝缘属性，同时可以在栅极和衬底通道之间产生较高的电场效应。然而，常规功率的MOSFET使用二氧化硅作为栅介质层材料，会存在硅限制，在半导体器件被施加高压时，可能会增加漏电风险。使得半导体器件不稳定。
[0033]基于以上技术问题，本申请实施例提供了一种半导体器件及其制造方法，可以提供衬底，在衬底的栅极区形成栅介质层和栅极，栅介质层包括层叠的氧化铝层和氧化铪层。由于用氧化铝材料和氧化铪材料作为栅介质层材料，代替DMOS中的电介质二氧化硅，即使
半导体器件被施加高压，也可以降低漏电。因此，降低了漏电，使得半导体器件双极性、阻变特性更加稳定。
[0034]为了更好的理解本申请的技术方案和技术效果，以下将结合附图对具体的实施例进行详细的描述。
[0035]参考图1所示，为本申请实施例提供的一种半导体器件的制造方法的流程图，该方法可以包括以下步骤：
[0036]S101：提供衬底100，参考图2。
[0037]在本申请实施例中，衬底100可以为半导体衬底，也可以为绝缘衬底，半导体衬底可以为Si衬底、Ge衬底、SiGe衬底等，绝缘衬底例如可以是氧化硅或氮化硅等。在其他实施例中，衬底100还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以其他外延结构，例如SGOI(绝缘体上锗硅)等。在本实施例中，衬底100为体硅衬底。
[0038]S102：在所述衬底的栅极区形成栅介质层和栅极，参考图3
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6。
[0039]在半导体器件中，栅介质层是可以形成在衬底100上的绝缘材料，可以用于隔离沟道和栅极，为了实现更好的隔离效果，栅介质层通常会选用高介电常数的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件的制造方法，其特征在于，所述半导体器件为双扩散金属氧化物半导体晶体管DMOS，所述方法包括：提供衬底；在所述衬底的栅极区形成栅介质层和栅极，所述栅介质层包括层叠的氧化铝层和氧化铪层。2.根据权利要求1所述的方法，其特征在于，所述栅介质层，具体包括：依次层叠氧化铝层、氧化铪层和氧化铝层。3.根据权利要求1所述的方法，其特征在于，所述在所述衬底的栅极区形成栅介质层和栅极，具体包括：在所述栅极区形成沟槽，在所述沟槽底部和侧壁形成所述栅介质层，在所述栅介质层上方形成所述栅极。4.根据权利要求3所述的方法，其特征在于，所述在所述沟槽底部和侧壁形成所述栅介质层，在所述栅介质层上方形成所述栅极，具体包括：利用沉积工艺在所述沟槽依次形成栅介质材料和栅极材料，所述栅介质材料包括依次层叠的氧化铝材料、氧化铪材料、氧化铝材料，去除所述沟槽外的所述栅介质材料和所述栅极材料。5.根据权利要求1或2任意一项所述的方法，其特征在于...

【专利技术属性】
技术研发人员：盘华秋，贾宬，
申请(专利权)人：珠海创飞芯科技有限公司，
类型：发明
国别省市：