双控制器并行总线通讯装置、方法及通讯设备制造方法及图纸

本发明专利技术公开了一种双控制器并行总线通讯装置、方法及通讯设备，所述双控制器并行总线通讯装置包括主控制器、从控制器及数据交换电路；其中，所述数据交换电路包括硬件状态机及中间存储器；所述硬件状态机，用于根据时基信号来切换由所述主控制器访问所述数据交换电路或者由所述从控制器访问所述数据交换电路。本发明专利技术技术方案实现了低成本、高可靠性及高性能的双控制器并行总线通讯功能。

Dual Controller Parallel Bus Communication Device, Method and Communication Equipment

The invention discloses a dual-controller parallel bus communication device, a method and a communication device. The dual-controller parallel bus communication device comprises a master controller, a slave controller and a data exchange circuit, wherein the data exchange circuit comprises a hardware state machine and an intermediate memory, and the hardware state machine is used to switch access places by the master controller according to the time-based signal. The data exchange circuit or the data exchange circuit accessed from the controller are described. The technical scheme of the invention realizes the parallel bus communication function of double controllers with low cost, high reliability and high performance.

【技术实现步骤摘要】
双控制器并行总线通讯装置、方法及通讯设备
本专利技术涉及通讯
，特别涉及一种双控制器并行总线通讯装置、方法及通讯设备。
技术介绍
MCU作为一种微控制器在很多嵌入式系统中得到了大量的应用，并且很多板上系统的多个MCU之间都需要交换数据。并行总线数据通讯方式由于通讯效率高，在一些数据量比较大或通讯实时性要求比较高的场合经常采用。虽然，目前很多市面上主流的MCU都集成了并行总线通讯接口，并且支持DMA数据传输，很好的实现了芯片资源和并行总线通讯性能的兼顾。但是，目前MCU器集成的并行总线通讯接口作为主机主要用来实现对其他板上并行从机外设的访问。要实现板上MCU之间的并行数据交换，目前面临着一些效率低、耗费资源等问题，目前市场上急切需要提供一种高效的，可靠的，低成本的MCU双机并行总线通讯解决方案。
技术实现思路
本专利技术的主要目的是提供一种双控制器并行总线通讯装置，旨在实现了低成本、高可靠性及高性能的双控制器并行总线通讯功能。为实现上述目的，本专利技术提出的双控制器并行总线通讯装置，所述双控制器并行总线通讯装置包括主控制器、从控制器及数据交换电路；其中，所述数据交换电路包括硬件状态机本文档来自技高网...

【技术保护点】
1.一种双控制器并行总线通讯装置，其特征在于，所述双控制器并行总线通讯装置包括主控制器、从控制器及数据交换电路；其中，所述数据交换电路包括硬件状态机及中间存储器；所述硬件状态机，用于根据时基信号来切换由所述主控制器访问所述数据交换电路或者由所述从控制器访问所述数据交换电路；当所述时基信号由高电平变为低电平时，所述硬件状态机将所述主控制器的并行总线与所述中间存储器的并行总线连通，所述从控制器的并行总线信号被置于高阻状态；当所述时基信号由低电平反转为高电平时，所述硬件状态机将所述从控制器的并行总线与所述中间存储器的并行总线连通，所述主控制器的并行总线信号被置于高阻状态。

【技术特征摘要】
1.一种双控制器并行总线通讯装置，其特征在于，所述双控制器并行总线通讯装置包括主控制器、从控制器及数据交换电路；其中，所述数据交换电路包括硬件状态机及中间存储器；所述硬件状态机，用于根据时基信号来切换由所述主控制器访问所述数据交换电路或者由所述从控制器访问所述数据交换电路；当所述时基信号由高电平变为低电平时，所述硬件状态机将所述主控制器的并行总线与所述中间存储器的并行总线连通，所述从控制器的并行总线信号被置于高阻状态；当所述时基信号由低电平反转为高电平时，所述硬件状态机将所述从控制器的并行总线与所述中间存储器的并行总线连通，所述主控制器的并行总线信号被置于高阻状态。2.如权利要求1所述的双控制器并行总线通讯装置，其特征在于，所述主控制器包括定时器，所述从控制器包括外部中断接口；其中，所述定时器生成的所述时基信号由所述外部中断接口接收，所述时基信号每个周期中的低电平持续时间与所述主控制器访问数据交换电路时间相等，所述时基信号每个周期中的高电平持续时间与所述从控制器访问数据交换电路时间相等。3.如权利要求2所述的双控制器并行总线通讯装置，其特征在于，所述主控制器的并行总线及所述从控制器的并行总线分别都与所述硬件状态机连接，所述硬件状态机还与所述中间存储器的并行总线连接，所述硬件状态机还用于实现对所述中间存储器的分时控制；其中，并行总线包括控制线、数据线及地址线；所述主控制器的并行总线控制线、所述主控制器的并行总线数据线及所述主控制器的并行总线地址线分别都与所述硬件状态机连接，所述从控制器的并行总线控制线、所述从控制器的并行总线数据线及所述从控制器的并行总线地址线分别都与所述硬件状态机连接，所述硬件状态机还与所述中间存储器的并行总线控制线、所述中间存储器的并行总线数据线及所述中间存储器的并行总线地址线分别连接。4.如权利要求3所述的双控制器并行总线通讯装置，其特征在于，所述硬件状态机包括并行总线控制电路、并行总线地址电路及并行总线数据电路；其中，所述并行总线控制电路与所述主控制器的并行总线控制线、所述从控制器的并行总线控制线及所述中间存储器的并行总线控制线分别连接，所述并行总线地址电路与所述主控制器的并行总线地址线、所述从控制器的并行总线地址线及所述中间存储器的并行总线地址线分别连接，所述并行总线数据电路与所述主控制器的并行总线数据线、所述从控制器的并行总线数据线及所述中间存储器的并行总线数据线分别连接。5.如权利要求4所述的双控制器并行总线通讯装置，其特征在于，所述并行总线控制电路包括第一缓冲器、第二缓冲器、第三缓冲器、第四缓冲器及第一非门；其中，所述主控制器的并行总线控制线与所述第一缓冲器的输入端连接，所述第一缓冲器的输出端与所述中间存储器的并行总线控制线连接，所述时基信号输入至所述第一缓冲器的控制端，所述第二缓冲器的输入端与所述第一缓冲器的输出端连接，所述第二缓冲器的输出端与所述第一缓冲器的输入端连接，所述第二缓冲器的控制端接地；所述从控制器的并行总线控制线与所述第三缓冲器的输入端连接，所述第三缓冲器的输出端与所述中间存储器的并行总线控制线连接，所述时基信号输入至所述第一非门的输入端，经由所述第一非门的输出端输入至所述第三缓冲器的控制端，所述第四缓冲器的输入端与所述第三缓冲器的输出端连接，所述第...

【专利技术属性】
技术研发人员：田晓刚，
申请(专利权)人：深圳易能电气技术股份有限公司，
类型：发明
国别省市：广东,44