一种能够进行静态参数测试的芯片IO端口电路制造技术

本发明专利技术公开一种能够进行静态参数测试的芯片IO端口电路，包括解码器单元、一组与输入端口一一对应的输入测试单元、一组与输出端口一一对应的输出测试单元、多级与门以及多级或门；在芯片的每个IO端口输出端上加入一个纯组合逻辑的输入测试单元,用来实现IO端口输出端的可观测性，各个输入测试单元的输出通过多级与门和多级或门互连，测试结果通过DGOUT0，DGOUT1端口观测；在每个IO端口输入端上插入纯组合逻辑的输出测试单元，用来实现IO端口输出端的可控制性；解码器单元用来产生每个IODC单元所需要的输入测试、输出测试、高阻、上下拉测试等子测试模式选择信号；本发明专利技术该结构具有很强的可实现性和可操作性，还可以测试IO的上拉、下拉及驱动能力等功能。

A Chip IO Port Circuit for Static Parameter Testing

The invention discloses a chip IO port circuit capable of static parameter testing, which includes a decoder unit, a set of input test units corresponding to one input port, a set of output test units corresponding to one output port, a set of multi-stage and gate, and a multi-stage or gate. An input test unit with pure combination logic is added to each IO port output terminal of the chip to realize IO. The output of each input test unit is interconnected by multi-level and multi-level gates or gates, and the test results are observed by DGOUT0 and DGOUT1 ports; the output test unit of pure combinational logic is inserted into each IO port input terminal to realize the controllability of the output of IO port; the decoder unit is used to generate the input test and decoder unit needed by each IODC unit. Output test, high resistance, pull-down test and other sub-test mode selection signals; the structure of the invention has strong realizability and operability, and can also test IO's pull-up, pull-down and driving capabilities.

【技术实现步骤摘要】
一种能够进行静态参数测试的芯片IO端口电路
本专利技术涉及集成电路可测性设计
，具体是一种能够进行静态参数测试的芯片IO端口电路。
技术介绍
随着超大规模集成电路的发展，由于芯片IO端口的不可控和不可观测性，芯片IO端口的功能测试及静态参数测试越来越复杂，采用功能向量测试IO及静态参数无疑是非常不合理的方式。为了加快测试速度，缩短产品的开发周期，目前IO端口的测试主要采用JTAG边界扫描技术，该技术在芯片的内部逻辑和器件引脚间放置移位寄存器，然后把这些移位寄存器连在一起就形成了JTAG边界扫描链。JTAG边界扫描链主要用来PCB板级互连的测试，也可以用来测试IO的基本功能及静态参数。对于不需要板级互连调试的芯片来说，该方法引入相对较多的逻辑，测试向量也相对复杂，而且无法测试端口的上拉、下拉、驱动能力等功能。
技术实现思路
本专利技术的目的在于提供一种能够进行静态参数测试的芯片IO端口电路，通过该电路能够实现对IO端口快速地功能测试及静态参数测试，且硬件开销小、结构简单、易于实现与控制。本专利技术解决其技术问题所采用的技术方案是：一种能够进行静态参数测试的芯片IO端口电路，包括解码器本文档来自技高网...

【技术保护点】
1.一种能够进行静态参数测试的芯片IO端口电路，其特征在于，包括解码器单元、一组与输入端口一一对应的输入测试单元、一组与输出端口一一对应的输出测试单元、多级与门以及多级或门；解码器单元包含输入端口“IODC_MODE”、“DEC0”、“DEC1”与“DEC2”，通过“DEC0”、“DEC1”与“DEC2”三个端口的输入在解码器单元的输出端解码产生测试信号“test_input”、“test_input_pull”、“test_output_0”、“test_output_1”、“test_output_Z”以及“drive_select”，“IODC_MODE”作为芯片测试模式与芯片工作模式之...

【技术特征摘要】
1.一种能够进行静态参数测试的芯片IO端口电路，其特征在于，包括解码器单元、一组与输入端口一一对应的输入测试单元、一组与输出端口一一对应的输出测试单元、多级与门以及多级或门；解码器单元包含输入端口“IODC_MODE”、“DEC0”、“DEC1”与“DEC2”，通过“DEC0”、“DEC1”与“DEC2”三个端口的输入在解码器单元的输出端解码产生测试信号“test_input”、“test_input_pull”、“test_output_0”、“test_output_1”、“test_output_Z”以及“drive_select”，“IODC_MODE”作为芯片测试模式与芯片工作模式之间的选择切换端；所述输入测试单元包含下拉测试单元、上拉测试单元与通用测试单元三种类型；其中下拉测试单元包含与门A1、与门A2、选择器M1及选择器M2；与门A1的一个输入端连接“IODC_MODE”、另一个输入端作为信号输入端“C”，与门A1的输出端分别连接选择器M1的“0”端、选择器M2的“0”端以及与门A2的其中一个输入端；与门A2的另一个输入端连接“test_input_pull”；选择器M1的选择端连接“test_input_pull”，选择器M1的“1”端为1，选择器M1的输出端为“C_and1”；选择器M2的选择端连接“test_input_pull”，选择器M2的“1”端和与门A2的输出端相连，选择器M2的输出端为“C_or1”；上拉测试单元包含与门A3、或门OR1、选择器M3及选择器M4，与门A3的一个输入端连接“IODC_MODE”、另一个输入端作为信号输入端“C”，与门A3的输出端分别连接选择器M3的“0”端、选择器M4的“0”端以及或门OR1的其中一个输入端；或门OR1的另一个输入端取反后连接“test_input_pull”；选择器M3的选择端连接“test_input_pull”，选择器M3的“1”端连接或门OR1的输出端，选择器M3的输出...

【专利技术属性】
技术研发人员：秦盼，王健，陈雪山，孙丽丽，刘德状，
申请(专利权)人：北方电子研究院安徽有限公司，
类型：发明
国别省市：安徽,34