半导体器件结构及其形成方法技术

本发明专利技术涉及一种半导体器件结构及其形成方法，包括：半导体基底，所述半导体基底上设置了有源区和隔离区，沿所述半导体基底依次叠加形成有层间介质层和图案化金属层，在所述层间介质层中形成有贯穿所述层间介质层的第一金属插塞以及第二金属插塞，所述第一金属插塞位于所述有源区，所述第二金属插塞位于所述隔离区，所述第二金属插塞为形成所述图案化金属层时的对位标记。在本发明专利技术中，将第二金属插塞作为图案化金属层的对位标记，通孔刻蚀工艺时会将隔离区的隔离介质刻蚀掉一部分，使对位标记的深度可以得到提高，即可以加深所述对位标记，有利于加强形成所述图案化金属层时所述对位标记的对准信号，使所述图案化金属层和所述对位标记对齐。

Semiconductor Device Structure and Its Formation Method

The present invention relates to a semiconductor device structure and its forming method, including: a semiconductor substrate, on which an active region and an isolation region are arranged, an interlayer dielectric layer and a patterned metal layer are successively superimposed along the semiconductor substrate, and a first metal plug and a second metal plug penetrating the interlayer dielectric layer are formed in the interlayer dielectric layer. The first metal plug is located in the active area, the second metal plug is located in the isolation area, and the second metal plug is the alignment mark when forming the patterned metal layer. In the present invention, the second metal plug is used as the alignment mark of the patterned metal layer. During the through-hole etching process, a part of the isolation medium of the isolation zone is etched, so that the depth of the alignment mark can be increased, that is, the alignment mark can be deepened, and the alignment signal of the alignment mark when the patterned metal layer is formed can be strengthened, so that the patterned metal layer and the patterned metal layer can be enhanced. The alignment of the alignment markers is described.

【技术实现步骤摘要】
半导体器件结构及其形成方法
本专利技术涉及半导体领域，特别涉及一种半导体器件结构及其形成方法。
技术介绍
目前在集成电路制作过程中，一个完整的芯片通常都需要经过数十次以上的光刻，通常除了第一次光刻以外，其余层的光刻均是与前面的层所留下的图形进行对准。由于半导体器件结构制程复杂，光刻工艺的次数较多，以致于很多层在曝光时对位标记变得不清晰而难以识别，通常利用EGA(增强全局对位)对对位标记进行识别，并且要求对位标记具有较好的信号对比度。对于不同工艺节点下的集成电路工艺，上述对位标记的信号对比度也会有所差别。以90纳米嵌入式闪存工艺为例，在层间介质(ILD)层中形成导电插塞(CT)并进行化学机械抛光(CMP)工艺之后，由于设计厚度降低以及负载效应的关系，在用于EGA识别的对位标记处的层间介质层厚度较低，当后续在层间介质层上方通过图形化工艺形成金属层时，由于对准信号微弱，导致金属层和CT对准时出现偏差。
技术实现思路
本专利技术的目的在于提供一种半导体器件结构及其形成方法，以解决现有技术中由于对准信号微弱，导致金属层和CT对准时出现偏差的问题。为了解决现有技术中存在的问题，本专利技术提供了一种半导体器件结构，包括：半导体基底，所述半导体基底上设置了有源区和隔离区，沿所述半导体基底依次叠加形成有层间介质层和图案化金属层，在所述层间介质层中形成有贯穿所述层间介质层的第一金属插塞以及第二金属插塞，所述第一金属插塞位于所述有源区，所述第二金属插塞位于所述隔离区，所述第二金属插塞为形成所述图案化金属层时的对位标记。可选的，在所述半导体器件结构中，所述第二金属插塞的深度大于所述第一金属插塞的深度。可选的，在所述半导体器件结构中，所述第一金属插塞的深度为3100埃～3200埃；所述第二金属插塞的深度为3600埃～3800埃。可选的，在所述半导体器件结构中，所述隔离区的半导体基底中设置有隔离结构，所述第二金属插塞位于所述隔离结构中。可选的，在所述半导体器件结构中，所述隔离结构的深度为4200埃～4800埃。可选的，在所述半导体器件结构中，所述第一金属插塞的深度与所述层间介质层的厚度相等。可选的，在所述半导体器件结构中，所述层间介质层包括氧化物、氮化物和氮氧化物中的至少一种。本专利技术还提供了一种半导体器件结构的形成方法，包括以下步骤：提供半导体基底，所述半导体基底上设置了有源区和隔离区；在所述半导体基底上形成层间介质层；在所述层间介质层中形成有贯穿所述层间介质层的第一金属插塞以及第二金属插塞，所述第一金属插塞位于所述有源区，所述第二金属插塞位于所述隔离区；在所述层间介质层上方形成金属材料层；以所述第二金属插塞为对位标记，对所述金属材料层进行图案化，形成图案化金属层。可选的，在所述半导体器件结构的形成方法中，在所述层间介质层中形成所述第一金属插塞以及所述第二金属插塞的步骤包括：利用干法刻蚀工艺在所述层间介质层中形成第一通孔和第二通孔，所述第一通孔位于所述有源区，所述第二通孔位于所述隔离区，并且，所述第二通孔的深度大于所述第一通孔的深度；在所述第一通孔和所述第二通孔中填充导电材料，以形成所述第一金属插塞和所述第二金属插塞。可选的，在所述半导体器件结构的形成方法中，以所述第二金属插塞为对位标记，对所述金属材料层进行图案化，形成图案化金属层的步骤包括：利用增强全局对位对所述第二金属插塞进行识别，并将识别出的所述第二金属插塞作为所述对位标记。本专利技术所提供的半导体器件结构包括设置了有源区和隔离区的半导体基底，沿所述半导体基底依次叠加形成有层间介质层和图案化金属层，在所述层间介质层中形成有位于所述有源区的第一金属插塞以及位于所述隔离区的第二金属插塞，所述第二金属插塞为形成所述图案化金属层时的对位标记。在本专利技术中，将在隔离区形成的第二金属插塞作为图案化金属层的对位标记，由于层间介质层的通孔刻蚀工艺会将所述隔离区的隔离介质至少刻蚀掉一部分，作为对位标记的第二金属插塞的深度可以得到提高，即可以加深所述对位标记(即第二金属插塞)，有利于加强形成所述图案化金属层时所述对位标记的对准信号，使所述图案化金属层和所述对位标记对齐。附图说明图1为本专利技术实施例提供的半导体器件结构的形成方法的流程图。图2为本专利技术实施例提供的半导体基底上形成隔离区后的剖面示意图。图3为本专利技术实施例提供的沉积层间介质层后的剖面示意图。图4为本专利技术实施例提供的通孔的剖面示意图。图5为本专利技术实施例提供的第一金属插塞和第二金属插塞的剖面示意图。图6为本专利技术实施例提供的图案化金属层的剖面示意图。其中，10-半导体基底；11-隔离区；20-层间介质层；21-第一通孔；22-第二通孔；；31-第一金属插塞；32-第二金属插塞；40-图案化金属层。具体实施方式下面将结合示意图对本专利技术的具体实施方式进行详细的描述。根据下列描述，本专利技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本专利技术实施例的目的。应该理解，当层(或膜)、区域、图案或结构被称作在衬底、层(或膜)、区域和/或图案“上”时，它可以直接位于另一个层或衬底上，和/或还可以存在插入层。类似的，当层被称作在另一个层“下”时，它可以直接位于另一个层下，和/或还可以存在一个或多个插入层。另外，可以基于附图进行关于在各层“上”和“下”的指代。本专利技术提供了一种半导体器件结构及其形成方法。以下首先对本实施例的半导体器件结构的形成方法进行说明。图1为本专利技术实施例提供的半导体器件结构的形成方法的流程图。所述半导体器件结构的形成方法包括以下步骤：S1：提供半导体基底，所述半导体基底上设置了有源区和隔离区；S2：在所述半导体基底上形成层间介质层；S3：在所述层间介质层中形成贯穿所述层间介质层的第一金属插塞以及第二金属插塞，所述第一金属插塞位于所述有源区，所述第二金属插塞位于所述隔离区；S4：在所述层间介质层上方形成金属材料层；S5：以所述第二金属插塞为对位标记，对所述金属材料层进行图案化，形成图案化金属层。在本专利技术中，通过在对位标记区域形成隔离区，通过刻蚀所述隔离介质以加深所述对位标记(即第二金属插塞)，从而加强所述图案化金属层和所述对位标记的对准信号，使所述图案化金属层和所述对位标记对齐。通常的，所述半导体基底的材料可以为硅、锗、硅锗或碳化硅等，也可以是绝缘体上覆硅(SOI)或者绝缘体上覆锗(GOI)，或者还可以为其他的材料，例如砷化镓等Ⅲ、Ⅴ族化合物。在其他实施例中，所述半导体基底可以包括掺杂的外延层，其可以根据设计需求注入一定的掺杂粒子以改变电学参数。以下结合附图对本专利技术实施例的半导体器件结构的形成方法做进一步说明。如图2所示，图2为本专利技术实施例提供的半导体基底上形成隔离区后的剖面示意图。本专利技术实施例所提供的半导体器件结构的形成方法包括步骤S1：提供半导体基底10，所述半导体基底10上设置了有源区和隔离区11。所述隔离区11可以在半导体基底10上的浅沟槽隔离结构(STI)形成工艺时形成，例如光刻或刻蚀工艺在半导体基底10中形成开口，以及利用一种或多种隔离介质填充该开口。通常的，所述浅沟槽隔离结构包括氧化硅或其他合适的材料作为隔离介质，因而半导体基底10的隔离区11可以是在半导体基底10上的主体层(例本文档来自技高网...

【技术保护点】
1.一种半导体器件结构，其特征在于，包括：半导体基底，所述半导体基底上设置了有源区和隔离区，沿所述半导体基底依次叠加形成有层间介质层和图案化金属层，在所述层间介质层中形成有贯穿所述层间介质层的第一金属插塞以及第二金属插塞，所述第一金属插塞位于所述有源区，所述第二金属插塞位于所述隔离区，所述第二金属插塞为形成所述图案化金属层时的对位标记。

【技术特征摘要】
1.一种半导体器件结构，其特征在于，包括：半导体基底，所述半导体基底上设置了有源区和隔离区，沿所述半导体基底依次叠加形成有层间介质层和图案化金属层，在所述层间介质层中形成有贯穿所述层间介质层的第一金属插塞以及第二金属插塞，所述第一金属插塞位于所述有源区，所述第二金属插塞位于所述隔离区，所述第二金属插塞为形成所述图案化金属层时的对位标记。2.如权利要求1所述的半导体器件结构，其特征在于，所述第二金属插塞的深度大于所述第一金属插塞的深度。3.如权利要求2所述的半导体器件结构，其特征在于，所述第一金属插塞的深度为3100埃～3200埃；所述第二金属插塞的深度为3600埃～3800埃。4.如权利要求2所述的半导体器件结构，其特征在于，所述隔离区的半导体基底中设置有隔离结构，所述第二金属插塞位于所述隔离结构中。5.如权利要求4所述的半导体器件结构，其特征在于，所述隔离结构的深度为4200埃～4800埃。6.如权利要求2所述的半导体器件结构，其特征在于，所述第一金属插塞的深度与所述层间介质层的厚度相等。7.如权利要求1所述的半导体器件结构，其特征在于，所述层间介质层包括氧化物、氮化物和氮氧化物中的至少一种。8...

【专利技术属性】
技术研发人员：陈宏，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海,31