芯片串联电路、计算设备及通信方法技术

本发明专利技术公开了一种芯片串联电路、计算设备及通信方法，所述芯片串联电路包括串联连接的N级芯片；N级芯片中的每级芯片具有用于传输控制指令的第一接收端和第一发送端以及用于传输响应数据的第二接收端和第二发送端；第一级芯片的第一接收端与控制电路相连，第N级芯片的第二发送端与控制电路相连；第S级芯片用于通过本级芯片的第一接收端接收来自控制电路的控制指令，针对控制指令进行处理，以得到处理后的响应数据；第S级芯片进一步用于在得到处理后的响应数据之后，通过本级芯片的第二发送端将处理后的响应数据传输至第S+1级芯片的第二接收端，直至通过最后一级芯片传输至控制电路。上述方案能够准确获取各控制指令及其对应的响应数据。

【技术实现步骤摘要】
芯片串联电路、计算设备及通信方法
本专利技术涉及芯片
，具体涉及一种芯片串联电路、计算设备及通信方法。
技术介绍
在信息化时代中，算力芯片得到了越来越广泛的使用。在实际使用中，为了提升算力，一个完整的芯片串联电路通常由串联连接的多级芯片构成，各级芯片能够分别处理对应的控制指令，从而提升整个电路的处理能力。在图1所示的现有技术的芯片串联电路中，各级芯片的输入接口以及输出接口分别与控制电路相连接。控制电路将控制指令传输至用于处理该控制指令的芯片，由该芯片依据控制指令进行相应的处理后将处理结果传输回控制电路。专利技术人在实现本专利技术的过程中发现，上述方式至少存在如下缺陷：从控制电路发出控制指令的第一时间点至芯片返回响应数据的第二时间点之间的时间长度是不确定的，具体取决于与该控制指令相对应的芯片的具体位置：距离控制电路越近的芯片返回响应数据的时间越短，距离控制电路越远的芯片返回响应数据的时间越长。相应地，控制电路需要分别根据每条控制指令所对应的芯片的位置确定响应数据的获取时机，从而使控制电路的控制方式较为复杂，并且，也不利于准确地确定各条控制指令的获取时机，容易导致确定出的获取时机过早或过迟。其中，当确定出的获取时机过早时，相应的芯片还未处理完毕，因此，容易导致响应数据获取失败；当确定出的获取时机过迟时，相应的芯片早已处理完毕，因此，不利于及时处理响应数据，容易产生滞后问题。
技术实现思路
鉴于上述问题，提出了本专利技术以便提供一种克服上述问题或者至少部分地解决上述问题的芯片串联电路、计算设备及通信方法。本专利技术提供了一种芯片串联电路，包括：芯片串联电路，包括：串联连接的N级芯片，所述N为大于1的整数；其中，所述N级芯片中的每级芯片具有用于传输控制指令的第一接收端和第一发送端，以及用于传输响应数据的第二接收端和第二发送端；并且，第一级芯片的第一接收端与控制电路相连，第N级芯片的第二发送端与所述控制电路相连；其中，第S级芯片用于通过本级芯片的第一接收端接收来自所述控制电路的控制指令，针对所述控制指令进行处理，以得到处理后的响应数据；其中，所述第S级芯片为所述N级芯片中的任意一级芯片，所述S为大于0，且小于或者等于N的整数；并且，当S大于0且小于N时，所述第S级芯片进一步用于在得到处理后的响应数据之后，通过本级芯片的第二发送端将所述处理后的响应数据传输至第S+1级芯片的第二接收端；当S等于N时，所述第S级芯片进一步用于在得到处理后的响应数据之后，通过本级芯片的第二发送端将所述处理后的响应数据传输至所述控制电路。本专利技术还提供了一种用于区块链的计算设备，包括：上述任一所述的芯片串联电路以及控制电路。本专利技术还提供了一种基于上述任一所述的计算设备的通信方法，包括：所述控制电路向所述芯片串联电路发送控制指令，当检测到所述控制指令发送完毕后开始计时；当计时时间达到预设处理时长时，获取所述芯片串联电路返回的与控制指令相对应的响应数据。在本专利技术提供的芯片串联电路中，由第N级芯片的第二发送端与控制电路相连，相应地，每级芯片在得到处理后的响应数据之后，通过本级芯片的第二发送端将处理后的响应数据传输至下一级芯片的第二接收端，直至通过第N级芯片的第二发送端传输至控制电路。由此可见，在本专利技术提供的方式中，改变了响应数据的传输方式，使响应数据与控制指令均沿上级芯片至下级芯片的方向逐级传输。无论响应数据由哪个芯片产生，其对应的响应数据均需传输至第N级芯片，并由第N级芯片提供给控制电路。在该方式中，从控制电路发出控制指令的第一时间点至芯片返回响应数据的第二时间点之间的时间长度是确定的，与该控制指令相对应的芯片的具体位置无关。相应地，控制电路无需分别根据每条控制指令所对应的芯片的位置确定响应数据的获取时机，只要根据芯片的总数量以及传输时延等因素统一设置一个获取时长即可。也就是说，针对每一个芯片，控制电路发出控制指令至接收响应数据的时间长度是确定的并不随着芯片的变化而发生变化。从而使控制电路的控制方式简单高效，并且，也有利于准确地确定各条控制指令的获取时机，避免出现确定出的获取时机过早或过迟的问题。上述说明仅是本专利技术技术方案的概述，为了能够更清楚了解本专利技术的技术手段，而可依照说明书的内容予以实施，并且为了让本专利技术的上述和其它目的、特征和优点能够更明显易懂，以下特举本专利技术的具体实施方式。附图说明通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本专利技术的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：图1示出了现有技术中的芯片串联电路的结构示意图；图2a示出了本专利技术一个实施例的芯片串联电路的一种具体的结构示意图；图2b示出了本专利技术另一个实施例的芯片串联电路的一种具体的结构示意图；图3示出了本专利技术提供的一种用于区块链的计算设备的结构示意图；图4示出了控制电路的一种具体结构示意图；图5示出了本专利技术提供的一种基于上述计算设备的通信方法的流程图。具体实施方式下面将参照附图更详细地描述本公开的示例性实施例。虽然附图中显示了本公开的示例性实施例，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。图2a示出了本专利技术一个实施例提供的一种芯片串联电路的示意图。在图2a所示的电路中，来自控制电路的控制指令从第一级芯片开始逐级传输至与该控制指令相对应的至少一级芯片(即：控制指令沿上级芯片至下级芯片的顺序朝向远离控制电路的方向传输)。相应地，每级芯片依据与本级芯片对应的控制指令完成相应的处理并得到响应数据之后，将本级芯片得到的响应数据通过上一级芯片逐级往前反馈，并最终经由第一级芯片逐级传输回控制电路(即：响应数据沿下级芯片至上级芯片的顺序朝向控制电路传输)，如芯片串联电路包括N级芯片，第M-1级芯片是第M级芯片的上级芯片，第M+1级芯片是第M级芯片的下级芯片。如图2a所示，该芯片串联电路由三个串联连接的芯片11、芯片12以及芯片13构成(图2a仅为示意性的，实际情况中芯片数量可能更多)。其中，芯片11为第一级芯片，芯片12为第二级芯片，芯片13为第三级芯片。来自控制电路的控制指令直接发送给芯片11，由芯片11判断该控制指令是否对应于本芯片，若是，则直接对控制指令进行处理后通过芯片11返回至控制电路，此时，控制指令和响应数据仅通过芯片11传输至控制电路；若否，将该控制指令传输给芯片12，芯片12判断该控制指令是否对应于本芯片，若是，芯片12将该控制指令传输至芯片11，并通过芯片11返回至控制电路，此时，控制指令和响应数据需通过芯片11以及芯片12传输至控制电路；若否，芯片12将该控制指令传输给芯片13，芯片13判断该控制指令是否对应于本芯片，若是，芯片13对控制指令进行处理后传输至芯片12，并通过芯片12传输至芯片11以便最终通过芯片11返回至控制电路，此时，控制指令和响应数据需通过芯片11、芯片12以及芯片13传输至控制电路。专利技术人在实现本专利技术的过程中发现，在图2a所示的芯片串联电路中，从控制电路发出控制指令的第一时间点至芯片返回响应数据的第二时间本文档来自技高网...

【技术保护点】
1.一种芯片串联电路，包括：串联连接的N级芯片，所述N为大于1的整数；其中，所述N级芯片中的每级芯片具有用于传输控制指令的第一接收端和第一发送端，以及用于传输响应数据的第二接收端和第二发送端；并且，第一级芯片的第一接收端与控制电路相连，第N级芯片的第二发送端与所述控制电路相连；其中，第S级芯片用于通过本级芯片的第一接收端接收来自所述控制电路的控制指令，针对所述控制指令进行处理，以得到处理后的响应数据；其中，所述第S级芯片为所述N级芯片中的任意一级芯片，所述S为大于0，且小于或者等于N的整数；并且，当S大于0且小于N时，所述第S级芯片进一步用于在得到处理后的响应数据之后，通过本级芯片的第二发送端将所述处理后的响应数据传输至第S+1级芯片的第二接收端；当S等于N时，所述第S级芯片进一步用于在得到处理后的响应数据之后，通过本级芯片的第二发送端将所述处理后的响应数据传输至所述控制电路。

【技术特征摘要】
1.一种芯片串联电路，包括：串联连接的N级芯片，所述N为大于1的整数；其中，所述N级芯片中的每级芯片具有用于传输控制指令的第一接收端和第一发送端，以及用于传输响应数据的第二接收端和第二发送端；并且，第一级芯片的第一接收端与控制电路相连，第N级芯片的第二发送端与所述控制电路相连；其中，第S级芯片用于通过本级芯片的第一接收端接收来自所述控制电路的控制指令，针对所述控制指令进行处理，以得到处理后的响应数据；其中，所述第S级芯片为所述N级芯片中的任意一级芯片，所述S为大于0，且小于或者等于N的整数；并且，当S大于0且小于N时，所述第S级芯片进一步用于在得到处理后的响应数据之后，通过本级芯片的第二发送端将所述处理后的响应数据传输至第S+1级芯片的第二接收端；当S等于N时，所述第S级芯片进一步用于在得到处理后的响应数据之后，通过本级芯片的第二发送端将所述处理后的响应数据传输至所述控制电路。2.根据权利要求1所述的芯片串联电路，其中，所述第S级芯片进一步用于：获取所述控制指令中包含的对应于本级芯片的指令内容，针对所述对应于本级芯片的指令内容进行处理，以得到处理后的响应数据。3.根据权利要求2所述的芯片串联电路，其中，当S大于0且小于N时，若所述控制指令中进一步包含对应于所述第S级芯片的后级芯片的指令内容，所述第S级芯片进一步用于：将所述控制指令传输至第S+1级芯片的第一接收端。4.根据权利要求1所述的芯片串联电路，其中，当S大于0且小于N时，所述第S级芯片进一步用于：若判断出所述控制指令中不包含对应于本级芯片...

【专利技术属性】
技术研发人员：冯鑫，郭斌，殷松岭，陈波，
申请(专利权)人：比飞力深圳科技有限公司，
类型：发明
国别省市：广东,44