信号复用装置制造方法及图纸

本实施方式的信号复用装置具有能够充分应对数据速率的高速化的结构。该信号复用装置具有M个前级缓冲部和输出缓冲部。第m个前级缓冲部(Bm)在M个控制信号中的第m个控制信号(Cm)和第n个控制信号(Cn)双方的信号电平为有效时，输出第m个输入信号，在第m个控制信号(Cm)和第n个控制信号(Cn)中的至少一方的信号电平为无效时，成为高阻抗状态。输出缓冲部依次输出在不同定时从M个前级缓冲部输出的输入信号。

【技术实现步骤摘要】
【国外来华专利技术】信号复用装置
本专利技术涉及信号复用装置。
技术介绍
在非专利文献1中记载了对4个输入信号进行复用而使它们成为1个输出信号的信号复用装置。该信号复用装置具有并联连接的4个缓冲部。各缓冲部具有依次串联连接的触发器和两个传输门(transfergate)。各传输门被调整为在规定的定时导通。由此，被输入到该各缓冲部的输入信号作为一个输出信号，依次从信号复用装置输出。根据非专利文献1所记载的信号复用装置，与对二个输入信号进行复用而使它们成为一个输出信号的情况相比，能够扩大触发器的延迟时间的允许范围，并应对数据速率的高速化。现有技术文献非专利文献非专利文献1：JihwanKimetal.，"A16-to-40Gb/sQuarter-RateNRZ/PAM4Dual-ModelTransmitterin14nmCMOS"，2015IEEEInternationalSolid-StateCircuitsConference(ISSCC)，(美国)，2015年2月
技术实现思路
专利技术要解决的问题专利技术者们对现有的信号复用装置进行了探讨，结果发现了如下这样的问题。即，在上述非专利文献1所记载的信号复用装置中，由于两个传输门串联连接，导致寄生电阻值和寄生电容值变高。因此，输出信号的波形钝化，频带受到限制。因此，存在无法充分应对数据速率的高速化的问题。本专利技术的目的在于提供一种具有能够充分应对数据速率的高速化的结构的信号复用装置。用于解决问题的手段为了解决上述问题，本实施方式的信号复用装置将M个输入信号I1～IM中的、根据从M个控制信号C1～CM选择出的至少第m个控制信号Cm和第n个控制信号Cn的信号电平的组合依次指定的输入信号Im在维持着信号电平的组合的期间内输出，其中，M是3以上的整数，m是1以上M以下的整数，n是在m＝M时为1、在m<M时为m+1的整数。具体而言，该信号复用装置具有与输入信号I1～IM分别对应设置的M个前级缓冲部B1～BM和与前级缓冲部B1～BM各自的输出端电连接的输出缓冲部Bout。前级缓冲部B1～BM中的第m个前级缓冲部Bm具有用于取入输入信号Im的输入端、用于取入控制信号Cm的输入端、用于取入控制信号Cn的输入端、用于输出输入信号Im的输出端。此外，在控制信号Cm和所述控制信号Cn双方的信号电平为有效(significant)时，前级缓冲部Bm输出被输入到该前级缓冲部Bm的输入信号Im。另一方面，在控制信号Cm和所述控制信号Cn中的至少一方的信号电平为无效(non-significant)时，前级缓冲部Bm成为高阻抗输出状态。输出缓冲部Bout依次输出在不同的定时从前级缓冲部B1～BM分别输出的输入信号I1～IM。专利技术效果本实施方式的信号复用装置能够充分应对数据速率的高速化。附图说明图1是示出本实施方式的信号复用装置1的结构的图。图2是汇总了本实施方式的信号复用装置1中的控制信号C1～CM各自的电平、前级缓冲部B1～BM各自的输出信号和输出缓冲部Bout的输出信号的关系的表。图3是控制信号C1～CM、输入信号I1～IM和输出缓冲部Bout的输出信号各自的时序图。图4是示出生成M(＝3)个控制信号的生成部2的结构例的图。图5是示出生成M(＝5)个控制信号的生成部2的结构例的图。图6是示出生成M(＝6)个控制信号的生成部2的结构例的图。图7是示出前级缓冲部Bm的第1结构例的图。图8是示出第1结构例的前级缓冲部Bm中的三状态缓冲器4的结构例的图。图9是示出前级缓冲部Bm的第2结构例的图。图10是示出前级缓冲部Bm的第3结构例的图。图11是示出前级缓冲部Bm的第4结构例的图。具体实施方式[本专利技术实施方式的说明]首先，分别单独列举本专利技术的实施方式的内容进行说明。(1)本实施方式的信号复用装置其将M个输入信号I1～IM中的、由从M个控制信号C1～CM选择出的至少第m个控制信号Cm和第n个控制信号Cn的信号电平的组合依次指定的输入信号Im在维持着所述信号电平的组合的期间内输出，其中，M是3以上的整数，m是1以上M以下的整数，n是在m＝M时为1、在m<M时为m+1的整数。该信号复用装置作为其一个方式，具有与输入信号I1～IM分别对应设置的M个前级缓冲部B1～BM和与前级缓冲部B1～BM各自的输出端电连接的输出缓冲部Bout。前级缓冲部B1～BM中的第m个前级缓冲部Bm具有用于取入输入信号Im的输入端、用于取入控制信号Cm的输入端、用于取入控制信号Cn的输入端、用于输出输入信号Im的输出端。此外，在控制信号Cm和控制信号Cn双方的信号电平为有效(significant)时，前级缓冲部Bm输出被输入到该前级缓冲部Bm的输入信号Im。另一方面，在控制信号Cm和控制信号Cn中的至少一方的信号电平为无效(non-significant)时，前级缓冲部Bm成为高阻抗输出状态。输出缓冲部Bout依次输出在不同的定时分别从前级缓冲部B1～BM输出的输入信号I1～IM。(2)作为本实施方式的一个方式，也可以是，上述前级缓冲部Bm能够应用各种结构。具体而言，前级缓冲部Bm的第1结构例包含三状态缓冲器(tri-statebuffer)和开关。三状态缓冲器是将输出信号电平设定为“高”、“低”和“高阻抗”的各输出状态的电路。具体而言，在控制信号Cm的信号电平为有效时，三状态缓冲器输出已一旦取入的输入信号(例如，由“高”和“低”的两个状态构成的二值信号)Im，在控制信号Cm的信号电平为无效时，三状态缓冲器成为高阻抗输出状态(该三状态缓冲器与开关之间实质上为断线状态)。开关具有与三状态缓冲器的输出端电连接的第1端和与输出缓冲部Bout的输入端电连接的第2端。在该结构中，开关根据控制信号Cn的信号电平而变更第1端与第2端之间的电连接状态。具体而言，在控制信号Cn的信号电平为有效时，开关将第1端与第2端电连接(导通状态)，在控制信号Cn的信号电平为无效电平时，开关对第1端和第2端进行电切断(截止状态)。(3)作为本实施方式的一个方式，也可以是，上述三状态缓冲器包含第1门电路、第2门电路和配置在被设定为第1基准电位的第1基准端与被设定为比该第1基准电位低的第2基准电位的第2基准端之间的第1结构的串联电路。另外，第1结构的串联电路由从第1基准端朝向第2基准端依次配置的PMOS晶体管和NMOS晶体管构成，PMOS晶体管的漏极和NMOS晶体管的漏极相互连接。第1门电路输出表示输入信号Im与控制信号Cm的与非值(NAND:NegativeAND)的信号。第2门电路输出表示输入信号Im与控制信号Cm的逻辑反转信号(logicinversionsignal)的或非值(NOR:NegativeOR)的信号。PMOS晶体管具有与第1基准端电连接的源极、与第1门电路的输出端连接的栅极和与NMOS晶体管的漏极电连接的漏极。NMOS晶体管具有与PMOS晶体管的漏极电连接的漏极、与第2门电路的输出端电连接的栅极和与第2基准端电连接的源极。并且，PMOS晶体管的漏极和NMOS晶体管的漏极之间的连接点与开关电连接。(4)作为本实施方式的一个方式，也可以是，上述前级缓冲部Bm的第2结构例包含第1门电路、第2门电路和配置在第1基准端与第2基准端之间本文档来自技高网...

【技术保护点】
1.一种信号复用装置，其将M个输入信号I1～IM中的、由从M个控制信号C1～CM选择出的至少第m个控制信号Cm和第n个控制信号Cn的信号电平的组合依次指定的输入信号Im在维持着所述信号电平的组合的期间内输出，其中，M是3以上的整数，m是1以上M以下的整数，n是在m＝M时为1、在m

【技术特征摘要】
【国外来华专利技术】2016.03.31 JP 2016-0707961.一种信号复用装置，其将M个输入信号I1～IM中的、由从M个控制信号C1～CM选择出的至少第m个控制信号Cm和第n个控制信号Cn的信号电平的组合依次指定的输入信号Im在维持着所述信号电平的组合的期间内输出，其中，M是3以上的整数，m是1以上M以下的整数，n是在m＝M时为1、在m<M时为m+1的整数，所述信号复用装置具有：M个前级缓冲部B1～BM，它们与所述输入信号I1～IM分别对应设置，第m个前级缓冲部Bm在所述控制信号Cm和所述控制信号Cn双方的信号电平为有效时，输出被输入到所述前级缓冲部Bm的所述输入信号Im，另一方面，在所述控制信号Cm和所述控制信号Cn中的至少一方的信号电平为无效时，该第m个前级缓冲部Bm成为高阻抗输出状态；以及输出缓冲部Bout，其与所述前级缓冲部B1～BM各自的输出端电连接，依次输出在不同的定时分别从所述前级缓冲部B1～BM输出的所述输入信号I1～IM，所述前级缓冲部Bm包含：三状态缓冲器，其在所述控制信号Cm的信号电平为有效时，输出已一旦取入的所述输入信号Im，在所述控制信号Cm的信号电平为无效时，成为高阻抗输出状态；以及开关，其具有与所述三状态缓冲器的输出端电连接的第1端和与所述输出缓冲部Bout的输入端电连接的第2端，根据所述控制信号Cn的信号电平而变更所述第1端与所述第2端之间的电连接状态。2.根据权利要求1所述的信号复用装置，其中，所述三状态缓冲器包含：第1门电路，其输出表示所述输入信号Im与所述控制信号Cm的与非值的信号；第2门电路，其输出表示所述输入信号Im与所述控制信号Cm的逻辑反转信号的或非值的信号；以及配置在被设定为第1基准电位的第1基准端与被设定为比所述第1基准电位低的第2基准电位的第2基准端之间、并且由漏极彼此连接的PMOS晶体管和NMOS晶体管构成的电路，所述PMOS晶体管具有与所述第1基准端电连接的源极、与所述第1门电路的输出端连接的栅极和与所述NMOS晶体管的所述漏极电连接的所述漏极，所述NMOS晶体管具有与所述PMOS晶体管的所述漏极电连接的所述漏极、与所述第2门电路的输出端电连接的栅极和与所述第2基准端电连接的源极，所述PMOS晶体管的所述漏极和所述NMOS晶体管的所述漏极之间的连接点与所述开关的所述第1端电连接。3.一种信号复用装置，其将M个输入信号I1～IM中的、由从M个控制信号C1～CM选择出的至少第m个控制信号Cm和第n个控制信号Cn的信号电平的组合依次指定的输入信号Im在维持着所述信号电平的组合的期间内输出，其中，M是3以上的整数，m是1以上M以下的整数，n是在m＝M时为1、在m<M时为m+1的整数，所述信号复用装置具有：M个前级缓冲部B1～BM，它们与所述输入信号I1～IM分别对应设置，第m个前级缓冲部Bm在所述控制信号Cm和所述控制信号Cn双方的信号电平为有效时，输出被输入到所述前级缓冲部Bm的所述输入信号Im，另一方面，在所述控制信号Cm和所述控制信号Cn中的至少一方的信号电平为无效时，该第m个前级缓冲部Bm成为高阻抗输出状态；以及输出缓冲部Bout，其与所述前级缓冲部B1～BM各自的输出端电连接，依次输出在不同的定时分别从所述前级缓冲部B1～BM输出的所述输入信号I1～IM，所述前级缓冲部Bm包含：第1门电路，其输出表示所述输入信号Im与所述控制信号Cm的与非值的信号；第2门电路，其输出表示所述输入信号Im与所述控制信号Cm的逻辑反转信号的或非值的信号；以及配置在被设定为第1基准电位的第1基准端与被设定为比所述第1基准电位低的第2基准电位的第2基准端之间、并且由第1缓冲开关、PMOS晶体管、NMOS晶体管和第2缓冲开关构成的电路，所述第1缓冲开关具有与所述第1基准端电连接的第1端和与所述PMOS晶体管的源极电连接的第2端，并且根据所述控制信号Cn的信号电平而变更该第1缓冲开关的所述第1端与所述第2端之间的电连接状态，所述PMOS晶体管具有与所述第1缓冲开关的所述第2端电连接的所述源极、与所述第1门电路的输出端连接的栅极和与所述NMOS晶体管的漏极电连接的漏极，所述NMOS晶体管具有与所述PMOS晶体管的漏极连接的所述漏极、与所述第2门电路的输出端电连接的栅极和与所述第2缓冲开关的第1端电连接的源极，所述第2缓冲开关具有与所述NMOS晶体管的所述源极电连接的所述第1端和与所述第2基准端电连接的第2端，并且根据所述控制信号Cn的信号电平而变更该第2缓冲开关的所述第1端与所述第2端之间的电连接状态，所述PMOS晶体管的所述漏极和所述NMOS晶体管的所述漏极之间的连接点与所述输出缓冲部Bout的输入端连接。4.一种信号复用装置，其将M个输入信号I1～IM中的、由从M个控制信号C1～CM选择出的至少第m个控制信号Cm和第n个控制信号Cn的信号电平的组合依次指定的输入信号Im在维持着所述信号电平的组合的期间内输出，其中，M是3以上的整数，m是1以上M以下的整数，n是在m＝M时为1、在m<M时为m+1的整数，所述信号复用装置具有：M个前级缓冲部B1～BM，它们与所述输入信号I1～IM分别对应设置，第m个前级缓冲部Bm在所述控制信号Cm和所述控制信号Cn双方的信号电平为有效时，输出被输入到所述前级缓冲部Bm的所述输入信号Im，另一方面，在所述控制信号Cm和所述控制信号Cn中的至少一方的信号电平为无效时，该第m个前级缓冲部Bm成为高阻抗输出状态；以及输出缓冲部Bout，其与所述前级缓冲部B1～BM各自的输出端电连接，依次输出在不同的定时分别从所述前级缓冲部B...

【专利技术属性】
技术研发人员：藤田悠介，
申请(专利权)人：哉英电子股份有限公司，
类型：发明
国别省市：日本,JP