包含命令延迟调整电路的方法及设备技术

本发明专利技术揭示用于控制半导体装置中的输入信号路径上的等待时间的设备。一种实例性设备包含：时钟输入缓冲器，其基于外部时钟信号而提供参考时钟信号及系统时钟信号；命令解码器，其利用所述系统时钟信号锁存命令信号且基于所述命令信号而进一步提供信号；及命令延迟调整电路，其包含：时钟同步电路，所述时钟同步电路接收所述信号、利用所述系统时钟信号锁存所述信号且响应于移位循环参数而提供经时钟同步读取信号。

【技术实现步骤摘要】
【国外来华专利技术】包含命令延迟调整电路的方法及设备
技术介绍
高数据可靠性、高存储器存取速度及低电力消耗为半导体存储器所需求的特征。近年来，已努力进一步增加存储器存取速度。半导体装置中的许多同步集成电路基于时钟信号而执行操作以满足关键时序要求。为了评定脉冲信号发射系统的性能，可对窗口或“数据眼”图案进行评估。针对数据信号中的每一者的数据眼定义了在考虑影响信号的各种因素(例如，时序偏斜、电压及电流驱动能力)之后的每一信号有效的实际持续时间。在信号时序偏斜的情形中，其通常由多种时序误差(例如总线的各线上的负载及此类线的物理长度)引起。举例来说，可使用秩裕度测试(RMT)来评估窗口以便评定半导体装置中的输入缓冲器的性能容差。在RMT中，可使参考电压(VREF)电平从输入高电压(VIH)与输入低电压(VIL)之间的中点变化以测试RMT的裕度作为性能容差。只要参考电压处于预定范围内，即使参考电压移位，输入缓冲器仍需要在无任何误差的情况下进行操作。图1是包含命令延迟调整电路130的设备100的框图。设备100可包含时钟输入缓冲器110、命令输入缓冲器111、命令解码器电路120、命令延迟调整电路130、针对命令信号及时钟信号的信号树190及191以及输出缓冲器195。命令延迟调整电路130可包含DLL时钟路径及命令路径。DLL时钟路径可包含命令副本121，及用于时钟信号的延迟线141。命令副本121复制命令解码器电路120的延迟以响应于命令信号CMD及系统时钟信号SCLK_CMD信号而提供RdClk信号。命令副本121可使SCLK_DLL信号延迟且将经延迟系统时钟信号SCLKD提供到延迟线141。命令路径包含用于命令信号的延迟线140以及dQ-启用-延迟(QED)电路160。命令延迟调整电路130进一步包含与用于时钟信号的延迟线141一起形成DLL电路的DLL时钟路径副本151、相位检测器170及DLL控制电路180。命令延迟调整电路130可使dQ-启用-延迟电路160的输出信号与来自延迟线141的DLL时钟信号DllClk同步，同时在dQ-启用-延迟电路160的输出信号上提供等待时间。等待时间在此处为(举例来说)可基于时钟信号CK的时钟频率而被设定的列地址选通(CAS)等待时间(CL)。CL值可计及在存储器接收到READ(读取)命令时与在输出缓冲器195响应于READ命令而将读取数据提供到输出总线(例如，经由在输出缓冲器195之后的DQ垫)时之间的延迟时间。CL值可被表示为时钟循环的数目。一个时钟循环可由T表示。然而，存在以下副效应：增加来自命令副本121的SCLKD信号的抖动，且增加有效待机电流(例如，IDD3N)。SCLKD信号中的抖动又增加DLL时钟信号DllClk的抖动，此导致RMT的裕度降低。因此，通过添加命令副本121而实现的较高存储器存取速度可导致RMT的裕度降低，伴有较高电力消耗。
技术实现思路
根据本专利技术的实施例的一种实例性设备可包含：第一电路，其可经配置以对第一时钟信号做出响应以锁存第一信号，所述第一电路可经配置以提供第二信号；及第二电路，其可耦合到所述第一电路以锁存所述第二信号，所述第二电路可经配置以响应于与所述第一时钟信号大体上同相的第一输出时序信号基于所述第二信号而提供第三信号。根据本专利技术的实施例的另一实例性设备可包含：时钟输入缓冲器，其可经配置以基于外部时钟信号而提供参考时钟信号及系统时钟信号；命令解码器，其可经配置以响应于所述系统时钟信号而锁存命令信号且进一步经配置以基于所述命令信号而提供信号；及命令延迟调整电路。所述命令延迟调整电路可包含：时钟同步电路，其可经配置以从所述命令解码器接收所述信号、经配置以响应于所述系统时钟信号而锁存所述信号且进一步经配置以响应于移位循环参数而提供经时钟同步读取信号。根据本专利技术的实施例的一种实例性方法可包含：在时钟输入缓冲器中基于外部时钟信号而提供参考时钟信号及系统时钟信号；响应于所述系统时钟信号而锁存命令信号；基于所述命令信号而提供信号；响应于所述系统时钟信号而锁存所述信号；及响应于移位循环参数、响应于等待时间信息而提供经时钟同步读取信号。附图说明图1是在读取操作中的包含命令延迟调整电路的设备的框图。图2是根据本专利技术的实施例的包含命令延迟调整电路的设备的框图。图3是根据本专利技术的实施例的时钟同步电路的框图。图4A是根据本专利技术的实施例的时钟同步电路中的输入指针寄存器的单元的图式。图4B是根据本专利技术的实施例的图4A的输入指针寄存器的单元中的信号的时序图。图5是根据本专利技术的实施例的包含命令延迟调整电路的设备中的命令解码器电路的电路图。图6是根据本专利技术的实施例的包含命令延迟调整电路的设备中的信号的时序图。具体实施方式下文将参考附图更详细地描述本专利技术的各种实施例。以下详细描述参考附图，附图以图解说明方式展示其中可实践本专利技术的特定方面及实施例。充分详细地描述这些实施例以使所属领域的技术人员能够实践本专利技术。在不背离本专利技术的范围的情况下，可利用其它实施例，且可做出结构、逻辑及电学上的改变。本文中所揭示的各种实施例未必相互排斥，这是因为一些所揭示实施例可与一或多个其它所揭示实施例组合以形成新的实施例。图2是根据本专利技术的实施例的包含命令延迟调整电路230的设备200的框图。设备200可包含时钟输入缓冲器210、命令输入缓冲器211、第一电路220(其还可在本文中称为命令解码器电路)、命令延迟调整电路230、针对命令信号及时钟信号的信号树290及291，以及输出缓冲器295。时钟输入缓冲器210接收时钟信号CK、互补时钟信号CKB(此两者均为外部时钟信号)，且进一步接收互补复位信号RESETB。时钟输入缓冲器210基于来自命令解码器电路220的READ命令而进一步接收启用信号Rdi。时钟输入缓冲器210可至少部分地响应于时钟信号CK及互补时钟信号CKB而提供系统时钟信号SCLK_CMD及参考时钟信号SCLK_DLL。系统时钟信号SCLK_CMD与参考时钟信号SCLK_DLL可彼此同步或彼此同相。时钟输入缓冲器210可至少部分地响应于启用信号Rdi而启用或停用提供参考时钟信号SCLK_DLL。命令输入缓冲器211接收第一信号(其还可在本文中称为命令信号CMD)、参考电压VREF以及互补信号RESETB或时钟启用信号CKE。命令输入缓冲器211将命令信号CMD提供到命令解码器电路220。命令解码器电路220接收系统时钟信号SCLK_CMD及命令信号CMD。命令解码器电路220响应于系统时钟信号SCLK_CMD而将命令信号CMD上的命令解码，以在第二信号(其还可在本文中称为命令延迟线输入信号RdClk)上提供脉冲。如较早所描述，命令解码器电路220可响应于用于READ操作的命令信号而提供启用信号Rdi。命令延迟调整电路230可包含DLL时钟路径及命令路径。DLL时钟路径可包含用于时钟信号的延迟线电路241。命令路径包含第二电路231(其还可在本文中称为时钟同步电路)、用于命令信号的延迟线电路240及第三电路260(其还可在本文中称为QED电路)。命令延迟调整电路230进一步包含选择器控制信号产生器电路232、DLL时钟路径副本251、相位检测器270及延迟控制电路280(其还可在本文中称为D本文档来自技高网...

【技术保护点】
1.一种设备，其包括：第一电路，其经配置以对第一时钟信号做出响应以锁存第一信号，所述第一电路经配置以提供第二信号；及第二电路，其耦合到所述第一电路以锁存所述第二信号，所述第二电路经配置以响应于与所述第一时钟信号大体上同相的第一输出时序信号基于所述第二信号而提供第三信号。

【技术特征摘要】
【国外来华专利技术】2016.04.26 US 15/139,1021.一种设备，其包括：第一电路，其经配置以对第一时钟信号做出响应以锁存第一信号，所述第一电路经配置以提供第二信号；及第二电路，其耦合到所述第一电路以锁存所述第二信号，所述第二电路经配置以响应于与所述第一时钟信号大体上同相的第一输出时序信号基于所述第二信号而提供第三信号。2.根据权利要求1所述的设备，其中所述第一电路经配置以将所述第一信号解码以提供所述第二信号。3.根据权利要求2所述的设备，其中所述第一电路为命令解码器电路且所述第一信号包含命令信号。4.根据权利要求1所述的设备，其进一步包括：第一延迟电路，其经配置以接收与所述第一时钟信号大体上同相的第二时钟信号，且通过使所述第二时钟信号延迟达可调整的第一延迟而提供第三时钟信号；第二延迟电路，其耦合到所述第二电路且经配置以使所述第三信号延迟达可调整的第二延迟以提供第四信号；及延迟控制电路，其经配置以将所述第一电路的所述第一延迟及所述第二延迟电路的所述第二延迟调整为彼此大体上相等。5.根据权利要求4所述的设备，其进一步包括时钟输入缓冲器电路，所述时钟输入缓冲器电路经配置以响应于启用信号而产生所述第二时钟信号，且其中所述第一电路耦合到所述时钟输入缓冲器电路并进一步经配置以将所述启用信号提供到所述时钟输入缓冲器。6.根据权利要求4所述的设备，其进一步包括：第三电路，其耦合到所述第二延迟电路且经配置以响应于所述第三时钟信号及等待时间信息而使所述第四信号延迟以提供第五信号；及输出缓冲器，其耦合到所述第三电路且经配置以响应于所述第五信号而被激活并响应于所述第三时钟信号而进行操作。7.根据权利要求1所述的设备，其中所述第二电路进一步经配置以响应于相对于所述第一时钟信号在相位上延迟的第一输入信号而锁存所述第二信号。8.根据权利要求7所述的设备，其中所述第二电路进一步包括：计数器电路，其经配置以接收所述第一时钟信号且进一步经配置以响应于所述第一时钟信号而提供多个时序控制信号；第三延迟电路，其耦合到所述计数器电路且经配置以通过使所述时序控制信号延迟而提供多个第二输入时序信号；第一解码器，其耦合到所述第三延迟电路且经配置以通过将所述第二输入时序信号解码而提供第一输入时序信号；及第二解码器，其耦合到所述计数器电路且经配置以通过将所述时序控制信号解码而提供所述第一输出时序信号。9.根据权利要求8所述的设备，其中所述第三延迟电路经配置以表示大体上恒定的第一延迟。10.根据权利要求8所述的设备，其中所述第一解码器进一步经配置以通过将所述第二输入时序信号解码而提供第三输入时序信号，其中所述第二解码器进一步经配置以通过将所述时序控制信号解码而提供第二输出时序信号，且其中所述第二电路进一步包括：第一输入锁存电路及第二输入锁存电路，其共同地耦合到所述第一电路且经配置以分别响应于所述第一输入时序信号及所述第二输入时序信号而锁存所述第二信号；第一输出锁存电路及第二输出锁存电路，其分别耦合到所述第一输入锁存电路及所述第二输入锁存电路且经配置以分别响应于所述第一输出时序信号及所述第二输出时序信号而输出所述第三信号；及选择器电路，其包含分别耦合到所述第一输入锁存电路及所述第二输入锁存电路的第一输入节点及第二输入节点，以及分别耦合到所述第一输出锁存电路及所述第二输出锁存电路的第一输出节点及第二输出节点，所述选择器电路经配置以响应于选择器控制信号而将所述第一输入锁存电路及所述第二输入锁存电路连接到所述第一输出锁存电路及所述第二输出锁存电路。11.根据权利要求10所述的设备，其进一步包括：第三电路，其耦合到所述第二电路且经配置以响应于等待时间信息而提供所述选择器控制信号。12.一种设备，其包括：时钟输入缓冲器，其经配置以基于外部时钟信号而提供参考时钟信号及系统时钟信号；命令解码器，其经配置以响应于所述系统时钟信号而锁存命令信号且进一步经配置以基于所述命令信号而提供信号；及命令延迟调整电路，其包括：时钟同步电路，其经配置以从所述命令解码器接收所述信号，所述时钟同步电路经配置以响应于所述系统时钟信号而锁存所述信号且进一步经配置以响应于移位循环参数而提供经时钟同步读取信号。13.根据权利要求12所...

【专利技术属性】
技术研发人员：石桥秋一，宫野一孝，富士广木，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：美国,US