【技术实现步骤摘要】
一种串并行转换复用电路
本专利技术涉及电子电路
，具体涉及一种用于实现串行转并行和并行转串行的串并行转换复用电路。
技术介绍
数据的串并转换是接口电路中不可或缺的部分，为了节省总线，信号在传输过程中采用串行方式，而由于工艺速度的限制，对信号进行处理又必须采用并行方式，因此在数据发送端需要进行数据的并行到串行的转换，从而提升数据的传输速度，在数据的接收端需要将串行的数据转换为并行的数据，用以满足数据的各种处理需求。以半速设计的偶数位宽为例，现有技术中传统的串行转并行电路的结构可参见图1所示，串行数据s2p_data_in进入电路以后，由时钟fclk正沿和反沿分别同步n/2次，产生的n个同步信号再由读出时钟read_clk同步输出，得到n位并行数据s2p_dout<n-1:0>，其中读出时钟read_clk周期是时钟fclk周期的n/2倍。因此要用半速模式实现n位宽的串行转并行功能，需要2*n个触发器(以下称之为Flip-Flop)。同理对于全速架构的串行转并行电路，我们只需看图1上半部分即可，串行数据s2p_data_in进电路以后...
【技术保护点】
1.一种串并转换复用电路，其特征在于，包括：第一通路选择支路和第二通路选择支路，所述第一通路选择支路和第二通路选择支路中总共包括n个通路选择电路，所述n为所述串并转换复用电路的位宽，所述n为偶数，其中，所述第一通路选择支路和第二通路选择支路中各至少包括一个通路选择电路，所述第一通路选择支路和第二通路选择支路中的通路选择电路分别在各自的支路内串联，所述第一通路选择支路中的第一通路选择器用于处理奇数bit数据，所述第二通路选择支路中的第一通路选择器用于处理偶数bit数据；每个通路选择电路包括一个第一通路选择器和一个第一触发器，每个第一通路选择器的第一输入端用于获取所述串并转换复...
【技术特征摘要】
1.一种串并转换复用电路，其特征在于，包括：第一通路选择支路和第二通路选择支路，所述第一通路选择支路和第二通路选择支路中总共包括n个通路选择电路，所述n为所述串并转换复用电路的位宽，所述n为偶数，其中，所述第一通路选择支路和第二通路选择支路中各至少包括一个通路选择电路，所述第一通路选择支路和第二通路选择支路中的通路选择电路分别在各自的支路内串联，所述第一通路选择支路中的第一通路选择器用于处理奇数bit数据，所述第二通路选择支路中的第一通路选择器用于处理偶数bit数据；每个通路选择电路包括一个第一通路选择器和一个第一触发器，每个第一通路选择器的第一输入端用于获取所述串并转换复用电路的一个并行输入数据，第一通路选择器的控制端用于获取数据选择信号，当获取到所述数据选择信号时，在所述数据选择信号的控制下，所述第一通路选择器选择第二输入端输入的数据，当未获取到所述数据选择信号时，所述第一通路选择器选择第一输入端输入的数据；所述第一通路选择器的第二输入端作为所述通路选择电路的输入端；所述第一触发器的时钟信号输入端用于获取fclk时钟信号，所述第一触发器的输入端与位于同一个第一通路选择电路内的第一通路选择器的输出端相连，所述第一触发器的输出端作为所述通路选择电路的输出端；所述第一通路选择支路中首个通路选择电路的输入端与逻辑选择电路的输出端相连，第二通路选择支路中首个通路选择电路的输入端与第二触发器的输出端相连；第二触发器，所述第二触发器的输入端与所述逻辑选择电路的输出端相连、时钟信号输入端用于获取所述fclk时钟信号；第三触发器，所述第三触发器的输入端与所述第一通路选择支路的输出端相连；第二通路选择器，所述第二通路选择器的第一输入端与所述第三触发器的输出端相连、第二输入端与所述第二通路选择支路的输出端相连、控制端用于获取所述fclk时钟信号，所述第二通路选择器的输出端作为所述串并转换复用电路的串行信号输出端；与所述通路选择电路一一对应相连的第四触发器，所述第四触发器的输入端和与其一一对应的通路选择电路的输出端相连、时钟信号输入端用于获取读出时钟信号；所述逻辑选择电路的第一输入端用于获取使能配置信号，第二输入端用于获取串行数据，所述逻辑选择电路用于依据所述使能配置信号输出串行数据。2.根据权利要求1所述的串并转换复用电路，其特征在于，所述n为偶数，所述第一通路选择支路和第二通路选择支路中的通路选择电路数量相等。3.根据权利要求1所述的串并转换复用电路，其特征在于，所述串并转换复用电路为半速电路，所述读出时钟信号的周期是fclk时钟信号周期的n/2倍。4.根据权利要求1所述的串并转换复用电路，其特征...
【专利技术属性】
技术研发人员：陈余，陈峰，陶成，夏洪锋，苏进，
申请(专利权)人：龙迅半导体合肥股份有限公司，
类型：发明
国别省市：安徽,34
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