用于并行信号的对齐的技术制造技术

串行通道中的每个接收器电路均生成与主时钟信号对齐的同步时钟信号以允许无损坏地将数据同步传送到主时钟域上。每个接收器电路中的串并转换器电路响应于同步时钟信号中的一个同步时钟信号将串行数据信号转换为并行数据信号。相位检测电路基于同步时钟信号和主时钟信号之间的相位偏移生成相移的指示。时钟信号生成电路基于相移的指示提供对同步时钟信号的相位的调节。串并转换器电路基于对同步时钟信号的相位的调节来调节由并行数据信号所指示的比特的位置。

A technique for alignment of parallel signals

Each receiver circuit in the serial channel generates synchronous clock signals aligned with the main clock signal, so that data can be transmitted to the master clock domain without damage. The serial to parallel converter circuit in each receiver circuit converts serial data signal to parallel data signal in response to a synchronous clock signal in synchronous clock signal. The phase detection circuit is based on the indication of phase shift generated by the phase shift between the synchronous clock signal and the main clock signal. The clock signal generation circuit provides an adjustment to the phase of the synchronous clock signal based on the indication of the phase shift. The serial converter circuit adjusts the position of bits indicated by the parallel data signal based on the adjustment of the phase of the synchronous clock signal.

【技术实现步骤摘要】
用于并行信号的对齐的技术本申请是申请号为“201410042365.0”，申请日为“2014年01月28日”，专利技术名称为“用于并行信号的对齐的技术”的专利技术专利申请的分案申请。
本公开涉及电子电路，并且更具体地涉及用于并行信号的对齐的技术。
技术介绍
数据通常以高数据速率在集成电路之间被串行传送。当需要比所希望的串行数据速率更大的带宽时，数据通过分配被散布在多个串行数据流上，在给定的介质上被运送并且在接收端被汇集。被传送经过介质的每个串行数据流可能经历不同的传播延迟，使得每个串行数据流失去与形成链接的其它串行数据流相关联的对齐。集成电路接收来自另一集成电路的串行数据信号。接收集成电路可以将串行数据信号中的串行数据转换成并行数据以允许数字逻辑以较低的速度进行操作。例如，接收集成电路可以将传入的串行数据信号转换成并行数据的连续字节或字。并行数据具有比串行数据低的数据速率。并行数据以比用于对串行数据进行采样的时钟频率低的时钟频率被存储在接收集成电路中。
技术实现思路
根据一些实施例，多个串并转换器电路将多个串行数据信号转换成每个均具有其自己的同步时钟信号的多个并行数据信号。多个相位检测器本文档来自技高网...

【技术保护点】
一种电路，包括：将串行数据信号转换成第一并行数据信号的串并转换器电路；以及基于所述第一并行数据信号生成第二并行数据信号的桶形移位器电路，其中所述桶形移位器电路包括多路复用器电路，以将由所述第二并行数据信号所指示的比特的位置相对于由所述第一并行数据信号所指示的比特的位置进行调节，并且其中所述多路复用器电路中的每个多路复用器电路被耦接以接收少于由所述第一并行数据信号所指示的全部比特。

【技术特征摘要】
2013.02.05 US 13/759,8691.一种电路，包括：将串行数据信号转换成第一并行数据信号的串并转换器电路；以及基于所述第一并行数据信号生成第二并行数据信号的桶形移位器电路，其中所述桶形移位器电路包括多路复用器电路，以将由所述第二并行数据信号所指示的比特的位置相对于由所述第一并行数据信号所指示的比特的位置进行调节，并且其中所述多路复用器电路中的每个多路复用器电路被耦接以接收少于由所述第一并行数据信号所指示的全部比特。2.根据权利要求1所述的电路，其中所述多路复用器电路将由所述第二并行数据信号所指示的比特的位置相对于由所述第一并行数据信号所指示的比特的位置调节少于所述第一并行数据信号的总数的最大数目的比特位置。3.根据权利要求1所述的电路，其中所述多路复用器电路将由所述第二并行数据信号所指示的比特的位置相对于由所述第一并行数据信号所指示的比特的位置调节等于至少两个比特位置的最小比特移位。4.根据权利要求1所述的电路，其中所述多路复用器电路将由所述第二并行数据信号所指示的比特的位置相对于由所述第一并行数据信号所指示的比特的位置调节等于至少三个比特位置的最小比特移位。5.根据权利要求1所述的电路，还包括：图案检测器电路，所述图案检测器电路指示在所述第一并行数据信号中或者在所述第二并行数据信号中的数据字内的第一比特的比特位置，其中所述桶形移位器电路基于由所述图案检测器电路所指示的比特位置将由所述第二并行数据信号所指示的比特的位置相对于由所述第一并行数据信号所指示的比特的位置进行调节。6.根据权利要求5所述的电路，还包括：生成第一和第二周期性信号之间的相位偏移的指示的相位检测器电路，其中所述串并转换器电路响应于所述第一周期性信号将所述串行数据信号转换为所述第一并行数据信号；基于所述相位偏移的指示生成相移的指示的控制电路；以及基于所述相移的指示提供对所述第一周期性信号的相位的调节的时钟信号生成电路，其中所述串并转换器电路基于对所述第一周期性信号的所述相位的调节来调节由所述第一并行数据信号所指示的比特的位置。7.根据权利要求6所述的电路，其中所述控制电路基于所述相位偏移的指示并基于由所述图案检测器电路所指示的比特位置生成所述相移的指示。8.根据权利要求1所述的电路，其中所述桶形移位器电路能够仅被选择以将所述第二并行数据信号的字边界调节到来自所述第一并行数据信号中的比特位置的子集中的所述第二并行数据信号的第一比特位置。9....

【专利技术属性】
技术研发人员：C·沃特曼，D·门德尔，
申请(专利权)人：阿尔特拉公司，
类型：发明
国别省市：美国,US