数据串行化电路制造技术

数据串行化电路。该数据串行化电路包含延迟电路、数据串行器、第一数据采样器和第二数据采样器。延迟电路接收输入时钟信号且产生多个延迟时钟信号。延迟时钟信号包含由第一延迟级产生的第一延迟时钟信号和由第二延迟级产生的第二延迟时钟信号。数据串行器接收并行数据和延迟时钟信号的最终级延迟时钟信号，且根据最终级延迟时钟信号将并行数据转换为串行数据。其中，第一数据采样器根据第一延迟时钟信号对串行数据采样以产生第一输出串行数据，且第二数据采样器根据第二延迟时钟信号对第一输出串行数据采样以产生第二输出串行数据。

Data serialization circuit

Data serialization circuit. The data serialization circuit includes a delay circuit, a data serializer, a first data sampler, and a second data sampler. The delay circuit receives the input clock signal and generates a plurality of delay clock signals. The delay clock signal includes a first delay clock signal generated by the first delay stage and a second delay clock signal generated by the second delay stage. The data serializer receives the final delay clock signal of the parallel data and the delayed clock signal, and converts the parallel data into serial data according to the final stage delay clock signal. Among them, the first data sampler based on the first delay clock signal to serial data sampling to generate a first output serial data, and second data sampler based on second delay clock signal sampling to generate second output serial data of the first serial data output.

【技术实现步骤摘要】
数据串行化电路
本专利技术涉及一种数据串行化电路，且更明确地说涉及具有较低抖动再采样方案的数据串行化电路。
技术介绍
在常规技术中，集成电路(IC)必需多个时钟树。时钟树用于将多个时钟信号提供到IC的核心电路。核心电路可使用时钟信号对数据采样。在有噪声的功率和/或接地环境下，时钟信号中的每一个的抖动根据用于产生时钟信号中的每一个的时钟树的延迟级的数目而增加。因此，对应于由具有较高抖动的时钟信号采样的数据的眼图的窗口的大小减小。所采样数据的质量相应地降低。
技术实现思路
本专利技术提供用于实现所采样数据的较低抖动的多个数据串行化电路。本专利技术针对包含延迟电路、数据串行器、第一数据采样器和第二数据采样器的数据串行化电路。延迟电路包含多个延迟级，接收输入时钟信号且产生多个经延迟的时钟信号。延迟级包含第一延迟级和在第一延迟级之前的第二经延迟级。经延迟的时钟信号包含由第一延迟级产生的第一延迟时钟信号和由第二延迟级产生的第二延迟时钟信号。数据串行器耦合到延迟电路。数据串行器接收并行数据和延迟时钟信号的最终级延迟时钟信号，且根据最终级延迟时钟信号将并行数据转换为串行数据。第一数据采样器和第二数据采样本文档来自技高网...

【技术保护点】
一种数据串行化电路，特征在于，包括：延迟电路，其包括多个延迟级，接收输入时钟信号且产生多个延迟时钟信号，所述延迟级包括第一延迟级和所述第一延迟级之前的第二延迟级，且所述延迟时钟信号包括由所述第一延迟级产生的第一延迟时钟信号和由所述第二延迟级产生的第二延迟时钟信号；数据串行器，其耦合到所述延迟电路，接收并行数据和所述延迟时钟信号的最终级延迟时钟信号，且根据所述最终级延迟时钟信号将所述并行数据转换为串行数据；以及第一数据采样器和第二数据采样器，其串联耦合，且耦合到所述延迟电路和所述数据串行器，其中，所述第一数据采样器根据所述第一延迟时钟信号对所述串行数据采样以产生第一输出串行数据，且所述第二数据采...

【技术特征摘要】
2016.03.28 US 62/313,821;2017.01.18 US 15/409,4781.一种数据串行化电路，特征在于，包括：延迟电路，其包括多个延迟级，接收输入时钟信号且产生多个延迟时钟信号，所述延迟级包括第一延迟级和所述第一延迟级之前的第二延迟级，且所述延迟时钟信号包括由所述第一延迟级产生的第一延迟时钟信号和由所述第二延迟级产生的第二延迟时钟信号；数据串行器，其耦合到所述延迟电路，接收并行数据和所述延迟时钟信号的最终级延迟时钟信号，且根据所述最终级延迟时钟信号将所述并行数据转换为串行数据；以及第一数据采样器和第二数据采样器，其串联耦合，且耦合到所述延迟电路和所述数据串行器，其中，所述第一数据采样器根据所述第一延迟时钟信号对所述串行数据采样以产生第一输出串行数据，且所述第二数据采样器根据所述第二延迟时钟信号对所述第一输出串行数据采样以产生第二输出串行数据。2.根据权利要求1所述的数据串行化电路，特征在于，所述第一延迟级为所述延迟电路的最终延迟级，且所述第一延迟时钟信号为所述最终级延迟时钟信号。3.根据权利要求1所述的数据串行化电路，特征在于，所述第一延迟级和所述第二延迟级为所述延迟电路的最终延迟级之前的中间延迟级。4.根据权利要求1所述的数据串行化电路，特征在于，所述第一数据采样器与所述第二数据采样器之间的时序参数的关系为：T–(td_ck+td_ck2q)–Tjitter>Tset，其中，T为所述第一延迟时钟信号的周期，td_ck为所述第一延迟时钟信号与所述第二延迟时钟信号之间的延迟，td_ck2q为所述第一数据采样器的门延迟，Tjitter为累计抖动的时序范围，且Tset为所述第二数据采样器的设置时间。5.根据权利要求1所述的数据串行化电路，特征在于，进一步包括第三数据采样器，所述第三数据采样器耦合到所述第二数据采样器，且根据第三延迟时钟信号对所述第二输出串行数据采样以产生第三输出串行数据，其中所述第三延迟时钟信号由所述延迟电路的在所述第二延迟级之前的第三延迟级产生。6.根据权利要求1所述的数据串行化电路，特征在于，由所述第一数据采样器产生的所述第一输出串行数据中的抖动大于由所述第二数据采样器产生的所述第二输出串行数据中的抖动。7.根据权利要求1所述的数据串行化电路，特征在于，所述数据采样器中的每一个为D型触发器。8.一种数据串行化电路，特征在于，包括：延迟电路，其包括多个延迟级，接收输入时钟信号且产生多个延迟时钟信号，所述延迟级包括第一延迟级和所述第一延迟级之前的第二延迟级，且所述延迟时钟信号包括由所述第一延迟级产生的第一延迟时钟信号和由所述第二延迟级产生的第二延迟时钟信号；数据串行器，耦合到所述延迟电路，接收并行数据和所述多个延迟时钟信号中的所述第一延迟时钟信号，且根据所述第一延迟时钟信号将所述并行数据转换为串行数据；多个数据采样器，耦合到所述延迟电路，其中，所述数据采样器分别根据多个采样时钟信号对输入串行数据采样以产生多个经采样串行数据；以及输出决策电路，耦合到所述数据采样器，接收所述多个经采样串行数据，且根据所述多个经采样串行数据选择所述多个经采样串行数据中的一个作为输出串行数据。9.根据权利要求8所述的数据串行化电路，特征在于，所述数据采样器耦合到所述数据串行器，且所述输入串行数据为由所述数据串行器产生的所述串行数据。10.根据权利要求8所述的数据串行化电路，特征在于，进一步包括初始级数据采样器，所述初始级数据采样器耦合到所述数据串行器且根据所述第一延迟时钟信号对所述串行数据采样以产生所述输入串行数据。11.根据权利要求10所述的数据串行化电路，特征在于，所述初始级数据采样器与所述多个数据采样器之间的时序参数的关系为：T–(td_c...

【专利技术属性】
技术研发人员：林士钧，罗仁鸿，陈慕蓉，林永正，
申请(专利权)人：联咏科技股份有限公司，
类型：发明
国别省市：中国台湾,71