输出驱动电路制造技术

本发明专利技术公开一种输出驱动电路，其包括：下拉驱动器、输入/输出(IO)控制逻辑、栅极控制逻辑和反相器。下拉驱动器包括顺序地联接在焊盘和接地节点之间的第一晶体管、第二晶体管和第三晶体管；IO控制逻辑被配置成接收时钟信号和使能信号，并且将第一控制信号传输到第三晶体管。栅极控制逻辑被配置成接收焊盘的电压并将反馈电压输出到第一晶体管的栅极。反相器被配置成将使能信号反相并将反相的使能信号传输到栅极控制逻辑。因此，可以提高输出驱动电路的可靠性。

【技术实现步骤摘要】
输出驱动电路相关申请的交叉引用本申请要求于2017年5月24日向韩国知识产权局提交的申请号为10-2017-0063919的韩国专利申请的优先权，其全部公开通过引用并入本文。
本公开的各个实施例总体涉及一种电子装置，且更特别地，涉及一种用于半导体装置的输出驱动电路，包括该输出驱动电路的半导体装置以及包括该半导体装置的各种电子装置。
技术介绍
在最近的芯片中，广泛使用了需要低电源电压和高速操作的高速接口集成处理器(IP)。因此，广泛使用了具有用于1.8V操作的中栅氧化层(gateoxide)的CMOSFET或具有用于0.9V操作的薄栅氧化层的CMOSFET，而非具有用于3.3V操作的厚栅氧化层的CMOSFET。然而，当施加3.3V的电压时，使用具有用于1.8V操作的中栅氧化层或用于0.9V操作的薄栅氧化层的CMOSFET制造的IO电路可能无法正常工作。因此，用于半导体装置的输入/输出(IO)电路可能仍然需要支持需要3.3V接口电压的应用电路。
技术实现思路
本公开的各个实施例涉及一种用于半导体装置的输出驱动电路，其表现出增强的可靠性并且可以在更大的电压范围下有效地操作。本公开的第一方面涉及一种用于半导体装置的改进的输出驱动电路。输出驱动电路可包括下拉驱动器、输入/输出(IO)控制逻辑、栅极控制逻辑和反相器。下拉驱动器可包括第一、第二和第三晶体管。晶体管可顺序地串联联接在焊盘(pad)和接地节点之间。IO控制逻辑可被配置成接收时钟信号和使能信号，并且将第一控制信号传输到第三晶体管。栅极控制逻辑可被配置成接收焊盘的电压并将反馈电压输出到第一晶体管的栅电极。反相器可被配置成将使能信号反相并将反相的使能信号传输到栅极控制逻辑。输出驱动电路表现出提高的可靠性。在实施例中，输出驱动电路可进一步包括联接在焊盘和栅极控制逻辑之间的内部电阻器。在实施例中，焊盘的电压可以是具有1.5V或更大的值的高电压。在实施例中，焊盘的电压可以是具有大约1.8V或更大的值的高电压。在实施例中，焊盘的电压可以是具有大约1.8V至大约3.3V的值的高电压。在实施例中，包括在下拉驱动器中的第一、第二和第三晶体管可以是NMOS晶体管。在实施例中，第一电源电压可被施加到第二晶体管的栅电极。在实施例中，栅极控制逻辑可包括顺序地串联联接在焊盘的电压与第一电源电压之间的第一、第二和第三PMOS晶体管，第一电源电压可被施加到第一PMOS晶体管的栅电极，焊盘的电压可被施加到第二PMOS晶体管的栅电极，反相的使能信号可被施加到第三PMOS晶体管的栅电极，并且第一、第二和第三PMOS晶体管的体材料区域(bulkregion)的电压可作为反馈电压被输出。在实施例中，第一PMOS晶体管可具有电联接到第一PMOS晶体管的体材料区域的源电极。在实施例中，栅极控制逻辑可进一步包括联接在第一电源电压和体材料区域之间的第四PMOS晶体管，并且焊盘的电压可被施加到第四PMOS晶体管的栅电极。在实施例中，第四PMOS晶体管可具有电联接到第四PMOS晶体管的体材料区域的源电极。在实施例中，栅极控制逻辑可进一步包括顺序地串联联接在体材料区域和第一电源电压之间的第四NMOS晶体管和第五PMOS晶体管，第一电源电压可被施加到第四NMOS晶体管的栅电极，第二控制信号可被施加到第五PMOS晶体管的栅电极。本公开的第二方面涉及一种具有输出驱动电路的改进的半导体装置。输出驱动电路可包括下拉驱动器、输入/输出(IO)控制逻辑、栅极控制逻辑和反相器。下拉驱动器可包括第一、第二和第三晶体管。晶体管可顺序地串联联接在焊盘和接地节点之间。IO控制逻辑可被配置成接收时钟信号和使能信号，并且将第一控制信号传输到第三晶体管。栅极控制逻辑可被配置成接收焊盘的电压并将反馈电压输出到第一晶体管的栅电极。反相器可被配置成将使能信号反相并将反相的使能信号传输到栅极控制逻辑。半导体装置表现出提高的可靠性。在实施例中，输出驱动电路可进一步包括联接在焊盘和栅极控制逻辑之间的内部电阻器。在实施例中，焊盘的电压可以是具有1.5V或更大的值的高电压。在实施例中，包括在下拉驱动器中的第一、第二和第三晶体管可以是NMOS晶体管。在实施例中，第一电源电压可被施加到第二晶体管的栅电极。在实施例中，栅极控制逻辑可包括顺序地串联联接在焊盘的电压与第一电源电压之间的第一、第二和第三PMOS晶体管，第一电源电压可被施加到第一PMOS晶体管的栅电极，焊盘的电压可被施加到第二PMOS晶体管的栅电极，反相的使能信号可被施加到第三PMOS晶体管的栅电极，并且第一、第二和第三PMOS晶体管的体材料区域的电压可作为反馈电压被输出。从下面参照附图的详细描述，本专利技术的这些和其它特征与优点对于本专利技术所属领域技术人员将变得显而易见。附图说明图1是解释中栅氧化层装置的操作条件的简图。图2是示出常规输出驱动电路的示例的电路图。图3是示出常规输出驱动电路的另一示例的电路图。图4A是图2所示的输出驱动电路的操作波形图。图4B是示出图4A所示的T1时段的放大波形图。图5A是图3所示的输出驱动电路的操作波形图。图5B是示出图5A所示的T2时段的放大波形图。图6是示出根据本公开的实施例的输出驱动电路的电路图。图7是示出图6所示的栅极控制逻辑的实施例的电路图。图8是示出图7所示的第一PMOS晶体管的详细配置的简图。图9是示出图7所示的第二PMOS晶体管的详细配置的简图。图10是示出图7所示的第三PMOS晶体管的详细配置的简图。图11是示出图6所示的栅极控制逻辑的另一实施例的电路图。图12A是图6所示的输出驱动电路的示例性操作波形图。图12B是示出图12A所示的T3时段的放大波形图。图13是解释添加图11所示的第四PMOS晶体管的效果的示例性波形图。图14是示出根据本公开另一实施例的输出驱动电路的电路图。图15是示出图14所示的栅极控制逻辑的实施例的电路图。图16是示出图14所示的栅极控制逻辑的另一实施例的电路图。图17是示出当施加外部高电压时图14所示的输出驱动电路的操作的波形图。具体实施方式参照附图描述本公开的实施例，以便详细地描述本公开，使得本公开所属
的普通技术人员可以容易地实施本公开。应当注意的是，在所有附图中使用相同的附图标记来表示相同或相似的元件。在本公开的以下描述中，将省略对被认为会使本公开的主旨模糊的已知功能和配置的详细描述。图1是解释中栅氧化层装置的操作条件的简图。为使中栅氧化层装置100稳定地操作，中栅氧化层装置100的栅极-源极电压VGS、栅极-漏极电压VGD和漏极-源极电压VDS应当满足一定的可靠性条件。例如，如果中栅氧化层装置100是被设计成在1.8V下操作的装置，则当栅极-源极电压VGS、栅极-漏极电压VGD和漏极-源极电压VDS小于1.8V的110％时，该装置的可靠性被保证。下表1总结了这种装置的可靠性条件。表1电压差可靠性条件VGDVGD≤1.98VVGSVGS≤1.98VVDSVDS≤1.98V为了满足这些条件，可采用图2或图3所示的常规输出驱动电路。图2是示出示例性常规输出驱动电路的电路图。参照图2，输出驱动电路200可包括输入/输出(IO)控制逻辑210，以及彼此串联联接的第一晶体管NMa和第二晶体管NMb。第一晶体管NMa联接本文档来自技高网...

【技术保护点】
1.一种输出驱动电路，其包括：下拉驱动器，包括顺序地联接在焊盘和接地节点之间的第一晶体管、第二晶体管和第三晶体管；输入/输出控制逻辑，被配置成接收时钟信号和使能信号，并且将第一控制信号传输到所述第三晶体管；栅极控制逻辑，被配置成接收所述焊盘的电压并将反馈电压输出到所述第一晶体管的栅电极；以及反相器，被配置成将所述使能信号反相并将反相的使能信号传输到所述栅极控制逻辑。

【技术特征摘要】
2017.05.24 KR 10-2017-00639191.一种输出驱动电路，其包括：下拉驱动器，包括顺序地联接在焊盘和接地节点之间的第一晶体管、第二晶体管和第三晶体管；输入/输出控制逻辑，被配置成接收时钟信号和使能信号，并且将第一控制信号传输到所述第三晶体管；栅极控制逻辑，被配置成接收所述焊盘的电压并将反馈电压输出到所述第一晶体管的栅电极；以及反相器，被配置成将所述使能信号反相并将反相的使能信号传输到所述栅极控制逻辑。2.根据权利要求1所述的输出驱动电路，进一步包括联接在所述焊盘和所述栅极控制逻辑之间的内部电阻器。3.根据权利要求1所述的输出驱动电路，其中所述焊盘的电压是具有1.5V或更大的值的高电压。4.根据权利要求1所述的输出驱动电路，其中所述焊盘的电压是具有1.8V或更大的值的高电压。5.根据权利要求1所述的输出驱动电路，其中所述焊盘的电压是具有1.8V至3.3V的值的高电压。6.根据权利要求1所述的输出驱动电路，其中包括在所述下拉驱动器中的所述第一晶体管、所述第二晶体管和所述第三晶体管为NMOS晶体管。7.根据权利要求6所述的输出驱动电路，其中第一电源电压被施加到所述第二晶体管的栅电极。8.根据权利要求7所述的输出驱动电路，其中：所述栅极控制逻辑包括顺序地联接在所述焊盘的电压和所述第一电源电压之间的第一PMOS晶体管、第二PMOS晶体管和第三PMOS晶体管，所述第一电源电压被施加到所述第一PMOS晶体管的栅电极，所述焊盘的电压被施加到所述第二PMOS晶体管的栅电极，所述反相的使能信号被施加到所述第三PMOS晶体管的栅电极，以及所述第一PMOS晶体管、所述第二PMOS晶体管和所述第三PMOS晶体管的体材料区域的电压作为所述反馈电压被输出。9.根据权利要求8所述的输出驱动电路，其中所述第一PMOS晶体管具有电联接到所述第一PMOS晶体管的体材料区域的源电极。10.根据权利要求9所述的输出驱动电路，其中：所述栅极控制逻辑进一步包括联接在所述第一电源电压和所述体材料区域之间的...

【专利技术属性】
技术研发人员：李承镐，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国,KR