一种加速器接口制造技术

本发明专利技术涉及一种加速器接口，解决的是适用性低，传输速率低，延迟高的技术问题，通过采用加速器接口连接在服务器和加速器之间；所述加速器接口为DDR接口，DDR接口包括DDR存储模块，以及控制DDR内存单元共享或断开的高速切换开关，所述加速器接口采用DDR地址及命令信号序列完成服务器与加速器的数据通讯的技术方案，较好的解决了该问题，可用于加速器与服务器或服务器的连接中。

【技术实现步骤摘要】
一种加速器接口
本专利技术涉及加速器领域，具体涉及一种加速器接口。
技术介绍
人工智能需要进行机器学习，用智能算法快速计算。通用计算机难以满足，需要各种类型的加速器。加速器要求有高传输率，及低延迟时间。图形处理器（GraphicsProcessingUnit，简称GPU），及现场可编程门阵列（Field－ProgrammableGateArray，简称FPGA）是最主要的算法加速器。目前上述加速器与服务器采用的接口是总线接口PCIexpress，总线接口PCIexpress的最大带宽为16MB/s。并且，高带宽的PCIexpress一般用于高端的服务器中央处理器（CentralProcessingUnit，简称CPU）。因此，现有的加速器接口存在高性能的加速器接口适配性差，且存在传输速率低，延迟高的技术问题。因此，提供一种能够广泛适配各种服务器和服务器的高性能加速器接口就很有必要。
技术实现思路
本专利技术所要解决的技术问题是现有技术中存在的适用性低，传输速率低，延迟高的技术问题。提供一种新的加速器接口，该加速器接口具有适用性广，传输速率高，延迟低的特点。为解决上述技术问题，采用的技术方案如下：一种加速器接口，所述加速器接口连接在服务器和加速器之间；所述加速器接口为DDR接口，DDR接口包括DDR存储模块，以及控制DDR内存单元共享或断开的高速切换开关，所述加速器接口采用DDR地址及命令信号序列完成服务器与加速器的数据通讯。上述方案中，为优化，进一步地，所述高速切换电路为高速模拟开关。进一步地，所述DDR内存单元为动态随机存取存储器或双列直插式存储模块。进一步地，所述动态随机存取存储器的容量为4GB-8GB。进一步地，所述服务器与加速器的数据通讯是双向通讯，DDR内存单元的内存容量为共享空间。进一步地，所述DDR内存单元共享需执行下列步骤：步骤1，服务器执行加速任务，写入任务数据；步骤2，启动加速器接口，加速器结进行状态跟踪逻辑命令匹配确认，匹配通过则执行步骤3，匹配失败则重复执行步骤2；步骤3，等待空闲的DDR内存单元切换；步骤4，切换加速器控制DDR内存单元；步骤5，处理加速任务；步骤6，切换服务器控制DDR内存单元，服务器实时查询加速任务状态，任务状态为未完成则返回执行步骤2，任务状态为完成则结束DDR内存单元共享。进一步地，所述状态跟踪逻辑命令匹配确认包括：步骤A，DDR内存单元读取列地址选通脉冲时间延迟命令，跟踪状态；步骤B，跟踪成功则执行输出匹配确认指令；步骤C，跟踪完成，恢复列地址选通脉冲时间延迟命令参数，执行下一次状态跟踪逻辑命令匹配。本专利技术的有益效果：效果一，本专利技术采用跟高带宽的DDR接口接入服务器与加速器之间，并实现了DDR接口的内存共享，提供了更高带宽、延迟更低的加速器接口；可提供64位DDR4SODIMM,26.6GB/s),延迟时间也可约降低10倍；效果二，DDR接口在所有的通用CPU中均存在，适用性较之前高性能的加速器接口仅存在于高性能CPU中更为强大。附图说明下面结合附图和实施例对本专利技术进一步说明。图1，加速器接口的连接示意图。图2，命令跟踪与接收示意图。图3，DDR内存单元共享示意图。图4，DDR4的接口示意图。具体实施方式为了使本专利技术的目的、技术方案及优点更加清楚明白，以下结合实施例，对本专利技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本专利技术，并不用于限定本专利技术。实施例1本实施例提供一种加速器接口，如图1，所述加速器接口连接在服务器和加速器之间；所述加速器接口为DDR接口，DDR接口包括DDR存储模块，以及控制DDR内存单元共享或断开的高速切换开关，所述加速器接口采用DDR地址及命令信号序列完成服务器与加速器的数据通讯。本实施例的加速器采用FPGA，DDR内存单元代用DRAM。其余的类似本实施例，不再描述。DDR接口可采用DDR3或DDR4。由于DDR接口没有中断交互机制，因此本实施例采用DDR地址，命令信号特殊序列做服务器与加速器通讯，这个特殊序列是利用MR0中的CASLATENCY设置的独特序列与原有DRAM的正常工作没有冲突，在序列结束后会恢复到原来CASLATENCY的设置。即利用LOAD命令做加速器切换启动命令如下：DDR3：MR0[6：4][2]CASLatency序列：5，14，6，13，9。DDR4：MR0[12][6][4][2]CASLatency序列：10，32，12，30，24。此外，服务器和加速器的时钟不可能完全一致，因此，切换时间要符合DDR3/DDR4的规范要求即可。其中，所述高速切换电路为高速模拟开关。高速模拟开关的参数主要关注高速模拟开关的切换速度。现有的模拟开关的切换速度已经非常快速，本实施例采用SGM4717高速双通道模拟开关。详细地，所述DDR内存单元为动态随机存取存储器或双列直插式存储模块。其中，所述动态随机存取存储器，即DRAM的容量为4GB-8GB。其中，所述服务器与加速器的数据通讯是双向通讯，DDR内存单元的内存容量为共享空间。另外，如图3，所述DDR内存单元共享需执行下列步骤：步骤1，服务器执行加速任务，写入任务数据；步骤2，启动加速器接口，加速器结进行状态跟踪逻辑命令匹配确认，匹配通过则执行步骤3，匹配失败则重复执行步骤2；步骤3，等待空闲的DDR内存单元切换；步骤4，切换加速器控制DDR内存单元；步骤5，处理加速任务；步骤6，切换服务器控制DDR内存单元，服务器实时查询加速任务状态，任务状态为未完成则返回执行步骤2，任务状态为完成则结束DDR内存单元共享。其中，如图2，所述状态跟踪逻辑命令匹配确认包括：步骤A，DDR内存单元读取列地址选通脉冲时间延迟命令，跟踪状态，依次跟踪各状态；步骤B，跟踪成功则执行输出匹配确认指令；步骤C，跟踪完成，恢复列地址选通脉冲时间延迟命令参数，执行下一次状态跟踪逻辑命令匹配。其中，DDR4的接口状态如图4。尽管上面对本专利技术说明性的具体实施方式进行了描述，以便于本
的技术人员能够理解本专利技术，但是本专利技术不仅限于具体实施方式的范围，对本
的普通技术人员而言，只要各种变化只要在所附的权利要求限定和确定的本专利技术精神和范围内，一切利用本专利技术构思的专利技术创造均在保护之列。本文档来自技高网...

【技术保护点】
1.一种加速器接口，其特征在于：所述加速器接口连接在服务器和加速器之间；所述加速器接口为DDR接口，DDR接口包括DDR存储模块，以及控制DDR内存单元共享或断开的高速切换开关，所述加速器接口采用DDR地址及命令信号序列完成服务器与加速器的数据通讯。

【技术特征摘要】
1.一种加速器接口，其特征在于：所述加速器接口连接在服务器和加速器之间；所述加速器接口为DDR接口，DDR接口包括DDR存储模块，以及控制DDR内存单元共享或断开的高速切换开关，所述加速器接口采用DDR地址及命令信号序列完成服务器与加速器的数据通讯。2.根据权利要求1所述的加速器接口，其特征在于：所述高速切换电路为高速模拟开关。3.根据权利要求1所述的加速器接口，其特征在于：所述DDR内存单元为动态随机存取存储器或双列直插式存储模块。4.根据权利要求3所述的加速器接口，其特征在于：所述动态随机存取存储器的容量为4GB-8GB。5.根据权利要求1所述的加速器接口，其特征在于：所述服务器与加速器的数据通讯是双向通讯，DDR内存单元的内存容量为共享空间。6.根据权利要求1所述的加速器接口，其特征在于...

【专利技术属性】
技术研发人员：林琦，杨艳萍，
申请(专利权)人：北京微密科技发展有限公司，
类型：发明
国别省市：北京,11