基于AXI总线的多路对称加解密IP核并行处理装置和方法制造方法及图纸

本发明专利技术公开了一种基于AXI总线的多路对称加解密IP核并行处理装置和方法，包括：读缓冲单元在满足预设的条件下，从SDRAM中读取待加密或解密的数据；多路选择及控制单元根据预设的加解密模式和读缓冲单元的读出时钟，采用移位寄存器控制加解密IP核进行并行处理；写缓冲单元在满足预设的条件下，将加解密处理后的数据输出至主机端SDRAM。本发明专利技术实现了对称加解密IP核的并行处理，有效的解决了对称加解密IP核的单核性能瓶颈的问题，并提升接口通用性。

A Parallel Processing Device and Method for Multiplex Symmetric Encryption and Decryption IP Core Based on AXI Bus

The invention discloses a parallel processing device and method for multi-channel symmetrical encryption and decryption IP core based on AXI bus, which includes: reading buffer unit reads data to be encrypted or decrypted from SDRAM under the preset conditions; multi-channel selection and control unit reads out clock of read buffer unit according to preset encryption and decryption mode. The shift register controls the encryption and decryption IP core for parallel processing, and the write buffer unit outputs the encrypted and decrypted data to the host SDRAM under the preset conditions. The invention realizes parallel processing of symmetric encryption and decryption IP core, effectively solves the bottleneck problem of single-core performance of symmetric encryption and decryption IP core, and improves interface universality.

【技术实现步骤摘要】
基于AXI总线的多路对称加解密IP核并行处理装置和方法
本专利技术属于信息处理及信息安全
，具体涉及一种基于AXI总线的多路对称加解密IP核并行处理装置和方法。
技术介绍
AXI(AdvancedeXtensibleInterface)是一种总线协议，该协议是ARM公司提出的AMBA(AdvancedMicrocontrollerBusArchitecture)3.0协议中最重要的部分，是一种面向高性能、高带宽、低延迟的片内总线。它的地址/控制和数据相位是分离的，支持不对齐的数据传输，同时在突发传输中，只需要首地址，同时分离的读写数据通道、并支持Outstanding传输访问和乱序访问，并更加容易进行时序收敛。AXI是AMBA中一个新的高性能协议。AXI技术丰富了现有的AMBA标准内容，满足超高性能和复杂的片上系统(SoC)设计的需求。在现有技术中，出于对设计保护的目的，加解密IP核通常会以NET_LIST即网表的形式授权使用，但现有的加解密IP核通常存在单核性能瓶颈问题。由于对称加解密IP核的带宽在大多数情况下远小于AXI总线带宽，现有技术又无法对网表形式的IP核进行优化分析并提升性能，使其达到或接近AXI总线带宽。
技术实现思路
本专利技术的目的在于针对单个对称加解密IP核带宽较低、接口通用性较差的问题，提出一种基于AXI总线的多路对称加解密IP核并行处理装置和方法，该方法提出了加解密IP核并行处理，解决了对称加解密IP核的单核性能较低的问题。为实现上述目的，本专利技术所采用的技术方案为：一种基于AXI总线的多路对称加解密IP核并行处理装置，所述多路对称加解密IP核并行处理装置，包括：与SDRAM连接的AXI总线，以及连接到AXI总线的读缓冲单元和写缓冲单元，所述读缓冲单元和写缓冲单元分别通过对应的多路选择及控制单元连接到多路对称加解密IP核，其中：所述读缓冲单元，在满足预设的条件下，从SDRAM中读取待加密或解密的数据；所述多路选择及控制单元，根据读缓冲单元的读出时钟和预设的加解密模式，不同的加解密模式采用对应的移位寄存器对寄存数据进行移位处理，根据移位寄存器的移位结果选择对应的加解密IP核进行处理；所述写缓冲单元，在满足预设的条件下，将加解密处理后的数据输出到SDRAM。进一步地，所述读缓冲单元在满足预设的条件下，从SDRAM中读取待加密或解密的数据，执行如下操作：当读缓冲单元和写缓冲单元的队列为非满状态、SDRAM中有待加密或解密的数据且AXI总线处于空闲状态时，读缓冲单元发起一次AXI读请求，待SDRAM响应该AXI读请求后，读缓冲单元从SDRAM中读取待加密或解密的数据。进一步地，所述预设的加解密模式为解密模式、或支持并行计算的加密模式时，所述多路选择及控制单元，根据读缓冲单元的读出时钟和预设的加解密模式，不同的加解密模式采用对应的移位寄存器对寄存数据进行移位处理，根据移位寄存器的移位结果选择对应的加解密IP核进行处理，执行如下操作：设置移位寄存器的位数等于加解密IP核最小输入周期数，且设置加解密IP核的数量与移位寄存器的位数对应；在读缓冲单元的读出时钟的触发下，移位寄存器对寄存数据进行移位处理，根据移位寄存器的移位结果，将待加密或解密数据输入至对应的加解密IP核中进行处理。进一步地，所述预设的加解密模式为只支持串行计算的加密模式时，所述多路选择及控制单元，根据读缓冲单元的读出时钟和预设的加解密模式，不同的加解密模式采用对应的移位寄存器对寄存数据进行移位处理，根据移位寄存器的移位结果选择对应的加解密IP核进行处理，执行如下操作：设置移位寄存器的位数等于加解密IP核时延周期数，设置m个加解密IP核，所述m对应SDRAM中m个属于不同源文件的待加密或解密分组数据；在读缓冲单元的读出时钟的触发下，移位寄存器对寄存数据进行移位处理，根据移位寄存器的移位结果，将待加密或解密数据输入至对应的加解密IP核中进行处理。进一步地，所述写缓冲单元在满足预设的条件下，将加解密处理后的数据输出到SDRAM，执行如下操作：当写缓冲单元的队列中的数据满足一次突发写的数据量且AXI总线处于空闲状态时，写缓冲单元发起一次AXI写请求，待SDRAM响应该AXI写请求后，写缓冲单元将加解密处理后的数据输出至SDRAM中。本专利技术还提出了一种基于AXI总线的多路对称加解密IP核并行处理方法，所述多路对称加解密IP核并行处理方法，包括：在满足预设的条件下，通过AXI总线从SDRAM中读取待加密或解密的数据；根据读出时钟和预设的加解密模式，不同的加解密模式采用对应的移位寄存器对寄存数据进行移位处理，根据移位寄存器的移位结果选择对应的加解密IP核进行处理；在满足预设的条件下，通过AXI总线将加解密处理后的数据输出到SDRAM。进一步地，所述在满足预设的条件下，通过AXI总线从SDRAM中读取待加密或解密的数据，包括：当读缓冲和写缓冲队列为非满状态、SDRAM中有待加密或解密的数据且AXI总线处于空闲状态时，发起一次AXI读请求，待SDRAM响应该AXI读请求后，从SDRAM中读取待加密或解密的数据。进一步地，所述预设的加解密模式为解密模式、或支持并行计算的加密模式时，所述根据读缓冲单元的读出时钟和预设的加解密模式，不同的加解密模式采用对应的移位寄存器对寄存数据进行移位处理，根据移位寄存器的移位结果选择对应的加解密IP核进行处理，包括：设置移位寄存器的位数等于加解密IP核最小输入周期数，且设置加解密IP核的数量与移位寄存器的位数对应；在读出时钟的触发下，移位寄存器对寄存数据进行移位处理，根据移位寄存器的移位结果，将待加密或解密数据输入至对应的加解密IP核中进行处理。进一步地，所述预设的加解密模式为只支持串行计算的加密模式时，所述根据读出时钟和预设的加解密模式，不同的加解密模式采用对应的移位寄存器对寄存数据进行移位处理，根据移位寄存器的移位结果选择对应的加解密IP核进行处理，包括：设置移位寄存器的位数等于加解密IP核时延周期数，设置m个加解密IP核，所述m对应SDRAM中m个属于不同源文件的待加密或解密分组数据；在读出时钟的触发下，移位寄存器对寄存数据进行移位处理，根据移位寄存器的移位结果，将待加密或解密数据输入至对应的加解密IP核中进行处理。进一步地，所述在满足预设的条件下，通过AXI总线将加解密处理后的数据输出，包括：当写缓冲队列中的数据满足一次突发写的数据量且AXI总线处于空闲状态时，发起一次AXI写请求，待SDRAM响应该AXI写请求后，将加解密处理后的数据输出至SDRAM中。本专利技术的基于AXI总线的多路对称加解密IP核并行处理装置采用移位寄存器实现多个对称加解密IP核的并行处理，从而提高AXI总线带宽的利用，且在加解密IP核处于不同的加解密模式时，对加解密数据采用不同的并行处理方法，从而提升接口通用性。本专利技术的基于AXI总线的多路对称加解密IP核并行处理方法基于AXI总线架构以适配不同类型的对称加解密IP核，并在此基础上提出一种使对称加解密IP核实现并行处理的方法，有效的解决了对称加解密IP核的单核性能瓶颈的问题。附图说明图1为本专利技术多路对称加解密IP核并行处理装置的流程框图；图2为本专利技术读缓冲单元一种实施例外围接口示意图本文档来自技高网...

【技术保护点】
1.一种基于AXI总线的多路对称加解密IP核并行处理装置，其特征在于，所述多路对称加解密IP核并行处理装置，包括：与SDRAM连接的AXI总线，以及连接到AXI总线的读缓冲单元和写缓冲单元，所述读缓冲单元和写缓冲单元分别通过对应的多路选择及控制单元连接到多路对称加解密IP核，其中：所述读缓冲单元，在满足预设的条件下，从SDRAM中读取待加密或解密的数据；所述多路选择及控制单元，根据读缓冲单元的读出时钟和预设的加解密模式，不同的加解密模式采用对应的移位寄存器对寄存数据进行移位处理，根据移位寄存器的移位结果选择对应的加解密IP核进行处理；所述写缓冲单元，在满足预设的条件下，将加解密处理后的数据输出到SDRAM。

【技术特征摘要】
1.一种基于AXI总线的多路对称加解密IP核并行处理装置，其特征在于，所述多路对称加解密IP核并行处理装置，包括：与SDRAM连接的AXI总线，以及连接到AXI总线的读缓冲单元和写缓冲单元，所述读缓冲单元和写缓冲单元分别通过对应的多路选择及控制单元连接到多路对称加解密IP核，其中：所述读缓冲单元，在满足预设的条件下，从SDRAM中读取待加密或解密的数据；所述多路选择及控制单元，根据读缓冲单元的读出时钟和预设的加解密模式，不同的加解密模式采用对应的移位寄存器对寄存数据进行移位处理，根据移位寄存器的移位结果选择对应的加解密IP核进行处理；所述写缓冲单元，在满足预设的条件下，将加解密处理后的数据输出到SDRAM。2.如权利要求1所述的基于AXI总线的多路对称加解密IP核并行处理装置，其特征在于，所述读缓冲单元在满足预设的条件下，从SDRAM中读取待加密或解密的数据，执行如下操作：当读缓冲单元和写缓冲单元的队列为非满状态、SDRAM中有待加密或解密的数据且AXI总线处于空闲状态时，读缓冲单元发起一次AXI读请求，待SDRAM响应该AXI读请求后，读缓冲单元从SDRAM中读取待加密或解密的数据。3.如权利要求1所述的基于AXI总线的多路对称加解密IP核并行处理装置，其特征在于，所述预设的加解密模式为解密模式、或支持并行计算的加密模式时，所述多路选择及控制单元，根据读缓冲单元的读出时钟和预设的加解密模式，不同的加解密模式采用对应的移位寄存器对寄存数据进行移位处理，根据移位寄存器的移位结果选择对应的加解密IP核进行处理，执行如下操作：设置移位寄存器的位数等于加解密IP核最小输入周期数，且设置加解密IP核的数量与移位寄存器的位数对应；在读缓冲单元的读出时钟的触发下，移位寄存器对寄存数据进行移位处理，根据移位寄存器的移位结果，将待加密或解密数据输入至对应的加解密IP核中进行处理。4.如权利要求1所述的基于AXI总线的多路对称加解密IP核并行处理装置，其特征在于，所述预设的加解密模式为只支持串行计算的加密模式时，所述多路选择及控制单元，根据读缓冲单元的读出时钟和预设的加解密模式，不同的加解密模式采用对应的移位寄存器对寄存数据进行移位处理，根据移位寄存器的移位结果选择对应的加解密IP核进行处理，执行如下操作：设置移位寄存器的位数等于加解密IP核时延周期数，设置m个加解密IP核，所述m对应SDRAM中m个属于不同源文件的待加密或解密分组数据；在读缓冲单元的读出时钟的触发下，移位寄存器对寄存数据进行移位处理，根据移位寄存器的移位结果，将待加密或解密数据输入至对应的加解密IP核中进行处理。5.如权利要求1所述的基于AXI总线的多路对称加解密IP核并行处理装置，其特征在于，所述写缓冲单元在满足预设的条件下，将加解密处理后的数据输出到SDRAM，执行如下操作：当写...

【专利技术属性】
技术研发人员：胡朗恺，龚骁敏，马小锋，田春雨，刘欢，
申请(专利权)人：中国电子科技集团公司第五十二研究所，
类型：发明
国别省市：浙江,33