The invention includes a device and a method for a cache storage operation. The example device includes a memory device comprising a plurality of sub-arrays of a memory unit, wherein the sub-arrays comprise a first subset of a corresponding plurality of sub-arrays and a second subset of the corresponding plurality of sub-arrays. The memory device comprises a sensing circuit coupled to the first subset, and the sensing circuit comprises a readout amplifier and an operational component. The first subset is configured as a cache memory for performing operations on data moved from the second subset. The device also includes a first moving cache controller configured to guide data values from a subarray in the second subset to a subarray in the first subset.
【技术实现步骤摘要】
【国外来华专利技术】用于高速缓冲存储操作的设备及方法
本专利技术大体上涉及半导体存储器及方法，且更特定来说，本专利技术涉及用于高速缓冲存储操作的设备及方法。
技术介绍
存储器装置通常提供为计算机或其它电子系统中的内部半导体集成电路。存在许多不同类型的存储器，包含易失性存储器及非易失性存储器。易失性存储器可需要电力以维持其数据(例如主机数据、错误数据等等)且包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、同步动态随机存取存储器(SDRAM)与晶闸管随机存取存储器(TRAM)及其它存储器。非易失性存储器可在未供电时通过保留经存储数据而提供永久性数据且可包含NAND快闪存储器、NOR快闪存储器及电阻可变存储器(例如相变随机存取存储器(PCRAM)、电阻性随机存取存储器(RRAM)及磁阻性随机存取存储器(MRAM)，例如自旋力矩转移随机存取存储器(STTRAM))及其它存储器。电子系统通常包含数个处理资源(例如，一或多个处理器)，其可检索及执行指令且将经执行指令的结果存储到适当位置。处理器可包括数个功能单元，例如算术逻辑单元(ALU)电路、浮点单元(FPU)电路及组合逻辑块，例如，所述功能单元可用于通过对数据(例如，一或多个操作数)执行运算而执行指令。如本文中所使用，运算可为(例如)布尔(Boolean)运算(例如AND、OR、NOT、NOT、NAND、NOR及XOR)及/或其它运算(例如反相、移位、算术、统计及许多其它可行运算)。例如，功能单元电路可用于经由数个逻辑运算对操作数执行例如加法、减法、乘法及除法的算术运算。电子系统中的数个组...
【技术保护点】
1.一种设备，其包括：存储器装置，其包括：存储器单元的多个子阵列，所述多个子阵列包含所述相应多个子阵列的第一子集及所述相应多个子阵列的第二子集；第一感测电路，其耦合到所述第一子集，所述第一感测电路包含读出放大器及运算组件，其中所述第一子集经配置为用于对从所述第二子集移动的数据执行操作的高速缓冲存储器；高速缓冲存储器控制器，其经配置以引导：从所述第二子集中的子阵列到所述第一子集中的子阵列的数据值的第一移动。
【技术特征摘要】
【国外来华专利技术】2016.03.25 US 15/081,4921.一种设备，其包括：存储器装置，其包括：存储器单元的多个子阵列，所述多个子阵列包含所述相应多个子阵列的第一子集及所述相应多个子阵列的第二子集；第一感测电路，其耦合到所述第一子集，所述第一感测电路包含读出放大器及运算组件，其中所述第一子集经配置为用于对从所述第二子集移动的数据执行操作的高速缓冲存储器；高速缓冲存储器控制器，其经配置以引导：从所述第二子集中的子阵列到所述第一子集中的子阵列的数据值的第一移动。2.根据权利要求1所述的设备，其中所述高速缓冲存储器控制器进一步经配置以引导：从所述第一子集中的所述子阵列到所述第二子集中的子阵列的已对其执行操作的所述数据值的第二移动。3.根据权利要求1所述的设备，其中所述存储器装置进一步包括：第二感测电路，其耦合到所述第二子集；且其中：所述第二感测电路包含读出放大器且无运算组件；且所述第二子集在所述数据值的所述第一移动之前储存将由所述第一感测电路对其执行所述操作的所述数据值作为所述第二感测电路中的经感测数据值。4.根据权利要求1所述的设备，其中所述第一感测电路及第二感测电路与所述多个子阵列的相应第一子集及第二子集的感测线形成于节距上。5.根据权利要求1到4中任一权利要求所述的设备，其中所述第二子集在所述数据值的第二移动之后储存由所述第一感测电路已对其执行所述操作的所述数据值。6.根据权利要求1到4中任一权利要求所述的设备，其中所述第二子集在到所述第一子集的所述数据值的所述第一移动之前储存将由所述第一感测电路对其执行所述操作的所述数据值。7.根据权利要求1到4中任一权利要求所述的设备，其中所述存储器装置进一步包括：列选择电路，其用于通过可选地耦合到耦合到用于所述第一子集及所述第二子集中的任一者中的子阵列的存储器单元的特定列的相应感测线的至少一个读出放大器来可选地感测所述特定列中的数据。8.根据权利要求1到4中任一权利要求所述的设备，其中所述存储器装置进一步包括：连接电路，其经配置以将耦合到所述第一子集中的第一子阵列中的特定列的感测电路连接到所述第二子集中的第一子阵列中的对应列中的数个行；且其中：所述连接电路经配置以将所述数据值移动到所述第一子集中的所述第一子阵列中的选定行及所述对应列以用于执行所述操作；所述数据值的所述移动由所述高速缓冲存储器控制器引导，所述高速缓冲存储器控制器执行用于将所述数据值从所述第二子集中的所述第一子阵列移动到所述第一子集中的所述第一子阵列中的所述选定行及所述对应列的指令集；所述第一子集中的所述第一子阵列中的所述选定行及所述对应列经配置以接收所述数据值；且所述高速缓冲存储器控制器引导对所述第一子集中的所述第一子阵列的所述感测电路中的所述数据值执行所述操作。9.一种设备，其包括：高速缓冲存储器控制器，其耦合到存储器装置以执行用于高速缓冲存储操作的命令，其中所述存储器装置包括：存储器单元的多个子阵列的第一子集；存储器单元的所述多个子阵列的第二子集；感测电路，其可选地耦合到所述第一子集及所述第二子集，所述感测电路包含耦合到所述第一子集的相应感测线的读出放大器及运算组件；及I/O线，其由所述第二子集及所述第一子集的所述感测电路共享，所述共享I/O线经配置以可选地耦合到所述第一子集的所述感测电路来使储存于所述第二子集中的数据值能够移动到所述第一子集中的选定子阵列的所述感测电路；且其中所述高速缓冲存储器控制器经配置以引导对所述第一子集中的所述选定子阵列的所述感测电路中的所述数据值执行操作。10.根据权利要求9所述的设备，其中所述高速缓冲存储器控制器进一步经配置以引导：在由所述感测电路对其执行所述操作之前从所述第一子集中的所述选定子阵列的所述感测电路到所述选定子阵列的选定行的所述数据值的移动。11.根据权利要求9所述的设备，其中所述高速缓冲存储器控制器进一步经配置以引导：在由所述感测电路对其执行所述操作之后从所述第一子集中的所述选定子阵列的所述感测电路到所述选定子阵列的选定行的所述数据值的移动。12.根据权利要求9到11中任一权利要求所述的设备，其中所述高速缓冲存储器控制器进一步经配置以引导：经由所述共享I/O线从所述第一子集中的所述选定子阵列的所述感测电路到所述第二子集中的选定子阵列的已对其执行所述操作的所述数据值的移动。13.根据权利要求9到11中任一权利要求所述的设备，其中：多个共享I/O线经配置以：可选地耦合到所述多个子阵列的所述感测电路来使储存于所述第二子集中的多个数据值能够可选地并行移动到所述第一子集的经可选耦合...
【专利技术属性】
技术研发人员：J·J·威尔科克，R·C·墨菲，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：美国,US
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