层间膜的制造方法技术

本发明专利技术公开了一种层间膜的制造方法，包括步骤：步骤一、提供形成有半导体器件的图形结构的半导体衬底；步骤二、在图形间隔区的底部表面和侧面及图形间隔区外的图形结构的表面形成第一绝缘层；步骤三、形成第二绝缘层将图形间隔区完全填充并延伸到所述图形间隔区外；步骤四、以图形结构为停止层对第二绝缘层和第一绝缘层进行化学机械研磨并形成由填充于图形间隔区中的第一和第二绝缘层叠加而成的层间膜。本发明专利技术能使图形间隔区顶部的层间膜表面的碟状缺陷降低或消除，提高整个层间膜的平坦性以及提高半导体器件的电学性能。

Manufacturing Method of Interlayer Membrane

The invention discloses a manufacturing method of interlayer film, which comprises steps: first, providing a semiconductor substrate forming a graphical structure of a semiconductor device; second, forming a first insulating layer on the bottom surface and side of the graphical spacer and on the surface of the graphical structure outside the graphical spacer; and third, forming a second insulating layer. The layer fills and extends the graphics spacer to the outside of the graphics spacer. Step 4: Chemical mechanical grinding of the second insulating layer and the first insulating layer with the graphics structure as the stop layer and forming an interlayer film superimposed by the first and second insulating layers filled in the graphics spacer. The invention can reduce or eliminate the discoid defects on the surface of the interlayer film at the top of the pattern spacer, improve the flatness of the entire interlayer film and improve the electrical performance of the semiconductor device.

【技术实现步骤摘要】
层间膜的制造方法
本专利技术涉及一种半导体集成电路制造方法，特别是涉及一种层间膜的制造方法。
技术介绍
如图1A至图1E所示，是现有层间膜的制造方法的各步骤中的器件结构图，现有层间膜107的制造方法包括如下步骤：步骤一、如图1A所示，提供一半导体衬底101，在所述半导体衬底101上形成有半导体器件的图形结构，各所述图形结构之间的区域为图形间隔区。通常，所述半导体衬底101为硅衬底。所述半导体器件为具有HKMG的MOS晶体管。HKMG具有高介电常数(HK)的栅介质层以及金属栅(MG)，故本领域中通常缩写为HKMG。所述层间膜107为第零层层间膜107。通常，所述半导体器件会形成多层金属，其中各层金属层之间需要通过层间膜进行隔离。现有方法中，HKMG采用后栅极形成(Gatelast)工艺实现，HKMG之间的层间膜即为第零层层间膜，HKMG完成之后，在HKMG表面和第零层层间膜的表面将会形成第一层层间膜，之后在第一层层间膜的表面形成第一层金属层，第一层金属层形成的栅极会通过穿过第一层层间膜的接触孔和HKMG的金属栅连接，第一层金属层形成的源极或漏极会通过穿过第一层层间膜和第零层层间膜的接触孔和对应的源区或漏区连接。Gatelast中，需要先形成伪栅极结构，通过伪栅极结构定义出器件的源漏区，之后再去除所述伪栅极结构，之后再在所述伪栅极结构去除的区域形成金属栅。所以，图1A所示结构中，所述图形结构为伪栅极结构，所述伪栅极结构包括叠加而成的栅介质层103和多晶硅栅104。在所述多晶硅栅104的侧面形成有侧墙105。所述侧墙105的材料为氧化硅或氮化硅。在进行后续步骤二之前还包括形成接触刻蚀停止层(CESL)106的步骤，所述接触刻蚀停止层106覆盖在所述多晶硅栅104的侧墙105侧面、所述多晶硅栅104的顶部表面和所述图形间隔区的表面。所述接触刻蚀停止层106的材料为氮化硅。在所述多晶硅栅104两侧的所述半导体器件形成有对应的MOS晶体管的源区和漏区。所述MOS晶体管所述MOS晶体管分为核心区的MOS晶体管和输入输出区的MOS晶体管，所述输入输出区的MOS晶体管的所述图形结构的尺寸大于所述核心区的MOS晶体管的所述图形结构的尺寸。所述核心区的MOS晶体管形成于核心区对应的有源区中，所述输入输出区的MOS晶体管形成于输入输出区对应的有源区中，各所述有源区之间通过场氧如浅沟槽场氧102隔离。各所述MOS晶体管包括PMOS管和NMOS管。图1A中显示了，核心区的NMOS管201，核心区的PMOS管202，输入输出区的NMOS管203，输入输出区的PMOS管204。所述PMOS管的源区或漏区中包括嵌入式锗硅层108，如PMOS管202和204中都包括嵌入式锗硅层108。图1A所示，各所述MOS晶体管之间的间距并不相等，如图1A中的间距d101和d102所示。步骤二、如图1A所示，形成层间膜107，层间膜107将所述图形间隔区完全填充并延伸到所述图形间隔区外的所述图形结构的表面。可以看出，层间膜107的表面不平整，在所述图形间隔区顶部的表面高度低于所述图形间隔区外部的表面高度。步骤三、如图1B所示，以所述图形结构为停止层对所述层间膜107进行化学机械研磨(CMP)并形成由填充于所述图形间隔区中的所述层间膜107，这里的停止层主要是覆盖在所述图形结构表面的所述所述接触刻蚀停止层106。由图1B所示可知，由于在进行CMP之前，所述层间膜107的表面不平整，这样在CMP完成之后，所述层间膜107的表面容易产生蝶形缺陷，特别是对应所述图形结构之间的间距较大的所述图形间隔区顶部的所述层间膜107的蝶形凹陷缺陷更加明显，如虚线圈205a和虚线圈205b所示。步骤四、根据Gatelast工艺可知，如图1C所示，接着进行去除所述多晶硅栅104。步骤五、如图1D所示，接着形成金属栅109，并对所述金属栅109进行金属CMP，金属CMP之后，由填充于所述多晶硅栅104去除区域的金属组成最后的所述金属栅109。但是，由图1D所示可知，由于存在所述层间膜107的凹陷表面组成的蝶形缺陷，故在蝶形缺陷处会由金属残留，残留金属如标记109a。残留金属109a显然会影响器件的性能。而为了消除残留金属109a的影响，唯一的方法是接着在进行CMP，对所述层间膜107和所述金属栅109都进行减薄，但是这样容易发生所述嵌入式锗硅层108暴露的风险，所述嵌入式锗硅层108暴露暴露后会对的所述半导体器件的电学性能产生不利影响。同时，为了消除残留金属109a而增加的CMP也带来的成本的增加。
技术实现思路
本专利技术所要解决的技术问题是提供一种层间膜的制造方法，能使图形间隔区顶部的层间膜表面的碟状缺陷降低或消除，提高整个层间膜的平坦性。为解决上述技术问题，本专利技术提供的层间膜的制造方法包括如下步骤：步骤一、提供一半导体衬底，在所述半导体衬底上形成有半导体器件的图形结构，各所述图形结构之间的区域为图形间隔区。步骤二、形成第一绝缘层，所述第一绝缘层形成于所述图形间隔区的底部表面和侧面并延伸到所述图形间隔区外的所述图形结构的表面。步骤三、形成第二绝缘层，所述第二绝缘层将形成有所述第一绝缘层的所述图形间隔区完全填充并延伸到所述图形间隔区外的所述第一绝缘层的表面，所述第二绝缘层的顶部表面不平整且在所述图形间隔区顶部的表面高度低于所述图形间隔区外部的表面高度。步骤四、以所述图形结构为停止层对所述第二绝缘层和所述第一绝缘层进行化学机械研磨并形成由填充于所述图形间隔区中的所述第一绝缘层和所述第二绝缘层叠加而成的层间膜；所述第一绝缘层的材质选用在进行化学机械研磨时的研磨速率大于所述第二绝缘层的材质，当研磨到所述第一绝缘层的表面时，所述图形间隔区区域外开始对所述第一绝缘层进行研磨而所述图形间隔区区域依然保持对所述第二绝缘层进行研磨，使所述图形间隔区区域外的研磨速率大于所述图形间隔区区域内的研磨速率，从而使所述图形间隔区顶部的碟状缺陷降低或消除。进一步的改进是，步骤一中所述半导体衬底为硅衬底。进一步的改进是，所述半导体器件为具有HKMG的MOS晶体管。进一步的改进是，所述层间膜为第零层层间膜。进一步的改进是，所述图形结构为伪栅极结构，所述伪栅极结构包括叠加而成的栅介质层和多晶硅栅。进一步的改进是，在所述多晶硅栅的侧面形成有侧墙。进一步的改进是，在形成所述第一绝缘层之前还包括形成接触刻蚀停止层(CESL)的步骤，所述接触刻蚀停止层覆盖在所述多晶硅栅的侧墙侧面、所述多晶硅栅的顶部表面和所述图形间隔区的表面。进一步的改进是，所述第二绝缘层的材料为氧化层。进一步的改进是，所述第二绝缘层采用HDPCVD工艺沉积形成。进一步的改进是，所述第一绝缘层的材料为氧化层且所述第一绝缘层的氧化层的材质比所述第二绝缘层更柔软，使所述第一绝缘层的化学机械研磨的速率大于所述第二绝缘层的化学机械研磨的速率。进一步的改进是，所述第一绝缘层采用HARP工艺沉积形成。进一步的改进是，步骤四形成所述层间膜之后，还包括步骤：步骤五、去除所述多晶硅栅。步骤六、进行金属栅的沉积。步骤七、进行金属的化学机械研磨对所述金属栅进行平坦化。进一步的改进是，在所述多晶硅栅两侧的所述半导体器件形成有对应的MOS晶体管的源区和漏区。进一步的改进是本文档来自技高网...

【技术保护点】
1.一种层间膜的制造方法，其特征在于，包括如下步骤：步骤一、提供一半导体衬底，在所述半导体衬底上形成有半导体器件的图形结构，各所述图形结构之间的区域为图形间隔区；步骤二、形成第一绝缘层，所述第一绝缘层形成于所述图形间隔区的底部表面和侧面并延伸到所述图形间隔区外的所述图形结构的表面；步骤三、形成第二绝缘层，所述第二绝缘层将形成有所述第一绝缘层的所述图形间隔区完全填充并延伸到所述图形间隔区外的所述第一绝缘层的表面，所述第二绝缘层的顶部表面不平整且在所述图形间隔区顶部的表面高度低于所述图形间隔区外部的表面高度；步骤四、以所述图形结构为停止层对所述第二绝缘层和所述第一绝缘层进行化学机械研磨并形成由填充于所述图形间隔区中的所述第一绝缘层和所述第二绝缘层叠加而成的层间膜；所述第一绝缘层的材质选用在进行化学机械研磨时的研磨速率大于所述第二绝缘层的材质，当研磨到所述第一绝缘层的表面时，所述图形间隔区区域外开始对所述第一绝缘层进行研磨而所述图形间隔区区域依然保持对所述第二绝缘层进行研磨，使所述图形间隔区区域外的研磨速率大于所述图形间隔区区域内的研磨速率，从而使所述图形间隔区顶部的碟状缺陷降低或消除。

【技术特征摘要】
1.一种层间膜的制造方法，其特征在于，包括如下步骤：步骤一、提供一半导体衬底，在所述半导体衬底上形成有半导体器件的图形结构，各所述图形结构之间的区域为图形间隔区；步骤二、形成第一绝缘层，所述第一绝缘层形成于所述图形间隔区的底部表面和侧面并延伸到所述图形间隔区外的所述图形结构的表面；步骤三、形成第二绝缘层，所述第二绝缘层将形成有所述第一绝缘层的所述图形间隔区完全填充并延伸到所述图形间隔区外的所述第一绝缘层的表面，所述第二绝缘层的顶部表面不平整且在所述图形间隔区顶部的表面高度低于所述图形间隔区外部的表面高度；步骤四、以所述图形结构为停止层对所述第二绝缘层和所述第一绝缘层进行化学机械研磨并形成由填充于所述图形间隔区中的所述第一绝缘层和所述第二绝缘层叠加而成的层间膜；所述第一绝缘层的材质选用在进行化学机械研磨时的研磨速率大于所述第二绝缘层的材质，当研磨到所述第一绝缘层的表面时，所述图形间隔区区域外开始对所述第一绝缘层进行研磨而所述图形间隔区区域依然保持对所述第二绝缘层进行研磨，使所述图形间隔区区域外的研磨速率大于所述图形间隔区区域内的研磨速率，从而使所述图形间隔区顶部的碟状缺陷降低或消除。2.如权利要求1所述的层间膜的制造方法，其特征在于：步骤一中所述半导体衬底为硅衬底。3.如权利要求2所述的层间膜的制造方法，其特征在于：所述半导体器件为具有HKMG的MOS晶体管。4.如权利要求3所述的层间膜的制造方法，其特征在于：所述层间膜为第零层层间膜。5.如权利要求4所述的层间膜的制造方法，其特征在于：所述图形结构为伪栅极结构，所述伪栅极结构包括叠加而成的栅介质层和多晶硅栅。6.如权利要求5所述的层间膜的制造方法，其特征在于...

【专利技术属性】
技术研发人员：李昱廷，刘怡良，却玉蓉，龚昌鸿，陈建勋，
申请(专利权)人：上海华力集成电路制造有限公司，
类型：发明
国别省市：上海,31