一种偶数次格雷码计数器电路制造技术

一种偶数次格雷码计数器电路，属于集成电路领域。本发明专利技术能够计数2N次，输出为M位格雷码，其中M和N均为正整数，M的具体数值由公式2

A Gray Code Counter Circuit with Even Number

The invention relates to an even-number Gray code counter circuit, which belongs to the field of integrated circuits. The invention can count 2N times and output M-bit Gray codes, in which M and N are positive integers, and the specific value of M is determined by formula 2.

【技术实现步骤摘要】
一种偶数次格雷码计数器电路
本专利技术属于集成电路领域，尤其涉及一种格雷码计数器，可以实现偶数次计数。
技术介绍
随着电子技术的发展，很多领域时钟频率和数据传输速度达到GHz，例如PIC接口、SATA接口等。传统二进制计数器的稳定性与唯一性难以保证，例如八位数字计数系统数字信号00111111(63)变化为01000000(64)时，虽然在数值上看该信号只增加了一个单位，但在系统内部需要有7位电平翻转来完成这一变化。从而可能会出现00111101(61)、00101001(41)、00101000(40)、01101000(104)、01100000(96)等错误过渡状态，这些过渡状态会增加计数结果的不确定性，如果该计数系统用于片选或选址等工作中，就有很大可能造成错误地址数据的读写。格雷码计数器能克服传统二进制计数器的这一缺点，格雷码的相邻两个数值之间只有一位码值不同，即每次计数变化只有一位的输出电平翻转，翻转次数远远少于二进制计数器，因此不会出现二进制计数器那样可能严重影响系统精确度的错误数据，提高系统的抗干扰能力。以下是4位格雷码计数器与二进制计数器码字比较。传统的格雷码计数器有两种实现方式：一种是通过二进制码字与格雷码转换关系得到，即对于N位二进制码字，MSB最高位不变，从次高位起，依次将其每一位与其相邻左边一位异或，并将其作为对应格雷码该位的值，即gray[N-1]＝bin[N-1]gray[N-2]＝bin[N-1]^bin[N-2]gray[p]＝bin[p+1]^bin[p]……Gray[0]＝bin[1]^bin[0]其中gray[p]表示第p位格雷码，bin[p]表示第p位二进制码，p表示第p位码字。另一种是由N+1个触发器构成的N位格雷码计数器，最低位即第0位计数器在每个计数时钟沿反向；当第0位触发器CNT[0]为1时，次低位第一位触发器CNT[1]在计数时钟沿反向；第M位触发器CNT[M]，M为1<M<N的自然数，当第M-1位触发器CNT[M-1]为1，第0位触发器CNT[0]到第M-2位触发器CNT[M-2]全为0时，第M位触发器CNT[M]在计数时钟沿反向；第N位触发器CNT[N]，当第0位触发器CNT[0]到第N-2位触发器CNT[N-2]全为0时，第N位触发器CNT[N]在计数时钟沿反向。将第N位触发器CNT[N]到第一位触发CNT[1]输出即得到N位格雷码计数器的输出。在上述两种方式中，第一种是将二进制计数器码字转换为格雷码，因二进制计数器存在过渡态，所以转换后的格雷码相应也具有过渡态，因此还是不能保证输出的格雷码的稳定性与唯一性。第二种格雷码计数器可得到不存在过渡态的格雷码计数码值，但只能针对N位格雷码即2N计数，不能对任意偶数进行计数，具有使用的局限性。
技术实现思路
针对上述传统格雷码计数器存在的不稳定和只能实现2N次计数的不足不出，本专利技术提出一种格雷码计数器电路，能提供稳定且唯一的输出，且能实现任意偶数次的计数。本专利技术的技术方案为：一种偶数次格雷码计数器，所述格雷码计数器能够计数2N次，输出为M位格雷码，其中M和N均为正整数，M的具体数值由公式(1)确定；2M-1<2N≤2M(1)所述格雷码计数器包括M+1组触发器组和一个控制模块，所述第M+1至第二组触发器组的输出端输出所述M位格雷码；所述控制模块包括与门，与门的输入端连接所述M位格雷码，其输出端输出标志信号FLAG，当计数到N次时所述标志信号FLAG为逻辑1，其余时候为逻辑0；第一组触发器组包括第一个D触发器，第一个D触发器的时钟端连接时钟信号CLK，其D输入端连接其QB输出端；第二组触发器组包括第二个D触发器、第一或非门和第一反相器，第一反相器的输入端连接第一个D触发器的Q输出端，其输出端连接第一或非门的第一输入端；第一或非门的第二输入端连接所述标志信号FLAG，其输出端连接第二个D触发器的使能端；第二个D触发器的时钟端连接时钟信号CLK，其D输入端连接其QB输出端；第L组触发器组包括第L个D触发器、第L-1或非门和第L-2与非门，其中L为正整数，且3≤L≤M；第L-2与非门的输入端连接第一个D触发器至第L-2个D触发器的QB输出端和第L-1个D触发器的Q输出端，其输出端连接第L-1或非门的第一输入端；第L-1或非门的第二输入端连接所述标志信号FLAG，其输出端连接第L个D触发器的使能端；第L个D触发器的时钟端连接时钟信号CLK，其D输入端连接其QB输出端；第M+1组触发器组包括第M+1个D触发器、第二反相器、第M-1与非门和第M与非门，第二反相器的输入端连接所述标志信号FLAG，其输出端连接第M与非门的第一输入端；第M-1与非门的输入端连接第二个D触发器至第M个D触发器的QB输出端和第M+1个D触发器的Q输出端，其输出端连接第M与非门的第二输入端；第M+1个D触发器的使能端连接第M与非门的输出端，其时钟端连接时钟信号CLK，其D输入端连接其QB输出端；根据计数的第N次确定第M+1组至第二组触发器组中是由第M+1个D触发器至第二个D触发器的Q输出端或QB输出端作为所述第M+1组至第二组触发器组的输出端。具体的，所述格雷码计数器计数为12位，则格雷码为4位，所述格雷码计数器包括5个触发器组，计数为6时格雷码为0111，则第五个D触发器的QB输出端、第四个D触发器的Q输出端、第三个D触发器的Q输出端和第二个D触发器的Q输出端作为所述格雷码计数器的输出端输出所述4位格雷码。本专利技术的有益效果为：与传统二进制计数器相比，本专利技术提出的格雷码计数器的输出码值在每个时钟沿只有一个比特发生翻转，减小了计数器的错误率；与传统只能实现2N次计数的格雷码计数器相比，本专利技术能够实现任意偶数次的格雷码计数，且本专利技术还具有占用资源少和电路面积小的特点。附图说明图1为具有使能端的D触发器的逻辑结构图。图2为第1组触发器组的逻辑电路图。图3为第2组触发器组的逻辑电路图。图4为第L组触发器组的逻辑电路图。图5为第M+1组触发器组的逻辑电路图。图6为本专利技术提出的格雷码计数器在实施例中计数12的电路图。图7为本专利技术提出的格雷码计数器在实施例中计数12的时序变化图。图8为本专利技术提出的一种偶数次格雷码计数器电路的电路结构示意图。具体实施方式下面结合附图及具体实施方式对本专利技术作进一步的描述。本专利技术提出的一种偶数次格雷码计数器电路，能够实现偶数次即2N次的计数，计数2N次需要M位格雷码，其中N和M为正整数，M的数值由公式2M-1<2N≤2M确定。如图8所示为本专利技术提出的格雷码计数器的结构示意图，包括M+1组触发器组和一个控制模块，第M+1至第2组触发器组的输出端输出M位格雷码。控制模块包括与门，与门的输入端连接M位格雷码，其输出端输出标志信号FLAG，通过设置产生的标志信号FLAG控制计数数目，当计数到N时标志信号FLAG为逻辑1，其余时候为逻辑0。如图2所示是第一组触发器组的结构示意图，包括第一个D触发器，第一个D触发器的时钟端连接时钟信号CLK，其D输入端连接其QB输出端。第一组触发器组的第一个D触发器的Q输出端Q[0]在每个时钟信号CLK的时钟沿翻转。如图3所示是第二组触发器组的结构示意本文档来自技高网...

【技术保护点】
1.一种偶数次格雷码计数器电路，其特征在于，所述格雷码计数器能够计数2N次，输出为M位格雷码，其中M和N均为正整数，M的具体数值由公式(1)确定；2M‑1

【技术特征摘要】
1.一种偶数次格雷码计数器电路，其特征在于，所述格雷码计数器能够计数2N次，输出为M位格雷码，其中M和N均为正整数，M的具体数值由公式(1)确定；2M-1<2N≤2M(1)所述格雷码计数器包括M+1组触发器组和一个控制模块，所述第M+1至第二组触发器组的输出端输出所述M位格雷码；所述控制模块包括与门，与门的输入端连接所述M位格雷码，其输出端输出标志信号(FLAG)，当计数到N次时所述标志信号(FLAG)为逻辑1，其余时候为逻辑0；第一组触发器组包括第一个D触发器，第一个D触发器的时钟端连接时钟信号(CLK)，其D输入端连接其QB输出端；第二组触发器组包括第二个D触发器、第一或非门和第一反相器，第一反相器的输入端连接第一个D触发器的Q输出端，其输出端连接第一或非门的第一输入端；第一或非门的第二输入端连接所述标志信号(FLAG)，其输出端连接第二个D触发器的使能端；第二个D触发器的时钟端连接时钟信号(CLK)，其D输入端连接其QB输出端；第L组触发器组包括第L个D触发器、第L-1或非门和第L-2与非门，其中L为正整数，且3≤L≤M；第L-2与非门的输入端连接第一个D触发器至第L-2个D触发器的QB输出端和第L-1个D触发器的Q输出端，其输出端连接第L...

【专利技术属性】
技术研发人员：宁宁，杨地，张启辉，李靖，于奇，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：四川,51