【技术实现步骤摘要】
一种亚阈值有比逻辑电路及芯片
本专利技术涉及集成电路及芯片领域，更具体地说，涉及一种亚阈值有比逻辑电路及芯片。
技术介绍
一般认为，MOS晶体管在栅源电压VGS没超过阈值电压Vth时，源漏之间的沟道消失，晶体管处于关断状态。但实际上在VGS接近Vth时，源漏之间仍有一定的漏电流Ileak，而且会比VGS＝0时大好几个数量级，这是因为在源漏电压VDS一定时，Ileak随着VGS的增加成指数级别增长。然而近年来，更广泛的无线射频无源器件、物联网及移动互联节点芯片及超低电压处理器芯片的需求，将触发了对超低功耗数字模块的研发热潮，其极大的鼓励了对芯片内超低功耗数字系统的研究开发工作。在不影响功能的前提下，降低工作电压是其中一种最有效的方法。同时，随着半导体工艺中的晶体管特征尺寸已经步入了超深亚微米区域，经过专门设计出的数字系统芯片在采用超低供电电压后，既能有效抑制静态功耗，提高电路的能效，并能维持一定的性能。准NMOS/PMOS电路与电阻负载电路是经典的快速有比逻辑电路，然而在超低电压情况下由于上拉负载电流的存在，准NMOS电路在输出低电平时远高于零电压而导致信号失效。而...
【技术保护点】
1.一种亚阈值有比逻辑电路，其特征在于，包括上拉模块、电压调节模块、上拉PMOS管、以及与所述上拉模块对应导通或截止的下拉模块；所述上拉模块的第一端连接提供输入信号的外部电路，所述上拉模块的第二端连接所述上拉PMOS管的源极和电源VDD，所述上拉模块的第三端连接所述电压调节模块的第二端；所述电压调节模块的第一端连接提供补偿信号的补偿调整电路，所述电压调节模块的第三端接地，所述电压调节模块的第二端与所述上拉模块的第三端的连接节点还连接所述上拉PMOS管的栅极；所述上拉PMOS管的漏极连接所述亚阈值有比逻辑电路的输出端，所述上拉PMOS管的漏极还连接所述下拉模块的第二端，所述下...
【技术特征摘要】
1.一种亚阈值有比逻辑电路，其特征在于，包括上拉模块、电压调节模块、上拉PMOS管、以及与所述上拉模块对应导通或截止的下拉模块；所述上拉模块的第一端连接提供输入信号的外部电路，所述上拉模块的第二端连接所述上拉PMOS管的源极和电源VDD，所述上拉模块的第三端连接所述电压调节模块的第二端；所述电压调节模块的第一端连接提供补偿信号的补偿调整电路，所述电压调节模块的第三端接地，所述电压调节模块的第二端与所述上拉模块的第三端的连接节点还连接所述上拉PMOS管的栅极；所述上拉PMOS管的漏极连接所述亚阈值有比逻辑电路的输出端，所述上拉PMOS管的漏极还连接所述下拉模块的第二端，所述下拉模块的第一端连接所述外部电路，所述下拉模块的第三端接地；所述上拉模块和所述下拉模块根据所述输入信号导通或截止，并结合所述电压调节模块控制所述上拉PMOS管的上拉电流，以使所述亚阈值有比逻辑电路的输出端快速输出电平信号；其中，所述上拉模块、所述下拉模块以及所述电压调节模块在导通时均为亚阈值导通状态。2.根据权利要求1所述的亚阈值有比逻辑电路，其特征在于，所述上拉模块包括多个并联的上拉支路，所有所述上拉支路的两端分别对应并联连接，且两端的并联连接的节点作为所述上拉模块的第二端和第三端。3.根据权利要求2所述的亚阈值有比逻辑电路，其特征在于，每一条所述上拉支路包括多个串联连接的MOS管，所有所述MOS管的栅极形成所述上拉模块的第一端，且每一个所述MOS管的栅极独立连接所述外部电路。4.根据权利要求3所述的亚阈值有比逻辑电路，其特征在于，每一条所述上拉支路包括两个串联的MOS管，所述两个串联的MOS管包括一个PMOS管和一个NMOS管；每一条所述上拉支路中的PMOS管漏极与对应的NMOS管的漏极串联连接，每一条所述上拉支路中的PMOS管的栅极和...
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