存储器装置及验证数据路径完整性的方法制造方法及图纸

本发明专利技术涉及存储器装置及验证数据路径完整性的方法。在一种此方法中，在从存储器装置的第一寄存器读取第一组数据的同时将第二组数据写入到所述存储器装置的阵列。将所述所读取的第一组数据与写入到所述第一寄存器的所述数据进行比较以验证数据路径完整性。

【技术实现步骤摘要】
存储器装置及验证数据路径完整性的方法分案申请的相关信息本案是分案申请。该分案的母案是申请日为2014年1月8日、申请号为201480007494.4、专利技术名称为“存储器装置及验证数据路径完整性的方法”的专利技术专利申请案。相关申请案本申请案主张2013年1月14日申请的第61/752,137号美国临时申请案及2013年6月17日申请的第13/919,135号美国非临时申请案的权益，所述申请案以全文引用的方式并入本文中。
本实施例大体上涉及存储器装置且特定实施例涉及存储器装置中的数据路径完整性。
技术介绍
存储器装置(其有时在本文中称为“存储器”)通常提供为计算机或其它电子系统中的内部半导体集成电路。存在许多不同类型的存储器，其包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)及快闪存储器。快闪存储器装置已发展为用于广泛电子应用的非易失性存储器的流行来源。快闪存储器装置通常使用允许高存储器密度、高可靠性及低功率消耗的单晶体管存储器单元。通过对电荷存储结构(例如浮动栅极或捕集层或其它物理现象)的编程所引起的所述单元的阈值电压的变化确定每一单元的数据状态。利用快闪存储器装置的常见电子系统包含(但不限于)个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、家电、车辆、无线装置、蜂窝式电话及可装卸式存储器模块，且快闪存储器的用途不断扩大。快闪存储器通常利用被称为NOR快闪及NAND快闪的两个基本架构中的一者。所述名称源自用于读取所述装置的逻辑。在NOR快闪架构中，一串存储器单元与耦合到数据线(例如通常被称为数字(例如，位)线的数据线)的每一存储器单元并联耦合。在NAND快闪架构中，一串存储器单元仅与耦合到位线的所述串的第一存储器单元串联耦合。随着电子系统的性能及复杂性增加，对系统中的额外存储器的需求也增加。然而，为了不断降低所述系统的成本，必须将部件数量保持在最小值。可通过使用例如多电平单元(MLC)的技术增加集成电路的存储器密度来完成此目标。例如，MLCNAND快闪存储器为非常具成本效益的非易失性存储器。存储器装置的一个以上部分可影响呈位错误形式的数据完整性。例如，位错误率可由数据路径位错误及阵列位错误引起。阵列路径错误通常由数据单元未正确编程引起或由具有与其所要阈值电压的阈值电压偏移的单元引起。存储器装置(例如NAND存储器装置)中的数据路径包括介于存储器单元阵列、寄存器(例如页寄存器及高速缓冲存储寄存器)与输入/输出(I/O)垫之间的物理路径，其中导电迹线连接所述组件。I/O垫通常外接于所述存储器装置的外部，且可通过裸片的大部分在物理上与所述阵列及寄存器分离。数据路径错误可归因于(例如)信号完整性问题、功率传输问题、接地反弹、噪声及类似问题而发生。此类数据路径错误可使阵列路径错误(阵列错误为单元故障或Vt偏移)的比率或严重程度进一步恶化或增大。数据路径错误可为偶发的，但大多不可预测。数据路径位错误可被称为硬错误。存储器装置的控制器通常使允许所述控制器修正某个水平的原始位错误率(RBER)的许多错误校正可用。使用错误校正方案(例如低密度奇偶校验(LDPC)及其它类型的错误校正)，硬错误更难以校正且使用更多数量的任何可用错误校正。当存储器装置错误发生时，用户通常不能区分是哪一类型的错误(数据路径位错误或阵列位错误)引起所述错误。出于上述原因且出于所属领域的一般技术人员在阅读且理解本说明书之后将明白的其它原因，在此项技术中需要区分存储器中的数据路径位错误与阵列位错误。
技术实现思路
本申请的一个方面提供一种验证存储器装置中的数据路径完整性的方法，其包括：将第一组数据从所述存储器装置外部的数据源加载到所述存储器装置的第一寄存器中；从所述第一寄存器将所述第一组数据转移到所述存储器装置的第二寄存器中；清除所述第一寄存器；在将所述第一组数据从所述第二寄存器编程到所述存储器装置的存储器单元阵列期间，将第二组数据从所述数据源加载到所述第一寄存器中，所述存储器单元阵列逻辑地排列成行和列；在将所述第一组数据编程到所述存储器单元阵列期间从所述第一寄存器读取所述第二组数据，而不预先将所述第二组数据编程到所述存储器单元阵列，且不从所述存储器单元阵列获取所述第二组数据；及比较从所述第一寄存器读取的所述第二组数据与来自所述数据源的所述第二组数据，其中所述第一寄存器位于所述存储器单元阵列和所述数据源之间的数据路径上。本申请的另一个方面提供一种验证存储器装置中的数据路径完整性的方法，其包括：在正将第二组数据写入到所述存储器装置的存储器单元阵列的同时从所述存储器装置的第一寄存器读取第一组数据，而不预先将所述第一组数据写入到所述存储器单元阵列，且不从所述存储器单元阵列获取所述第一组数据，所述存储器单元阵列逻辑地排列成行和列；及比较所读取的第一组数据与用于将所述第一组数据加载到所述第一寄存器且从所述存储器装置外部的源获得的数据，其中所述第一寄存器位于所述存储器单元阵列和用于将所述第一组数据加载到所述第一寄存器的所述数据的所述源之间的数据路径上。本申请的另一个方面提供一种存储器装置，其包括：逻辑地排列成行和列的存储器单元阵列；及存储器控制电路，其经配置以验证所述存储器装置中的数据路径完整性，所述存储器控制电路经配置以在正将第二组数据写入到所述存储器装置的所述存储器单元阵列的同时从所述存储器装置的第一寄存器读取第一组数据，而不预先将所述第一组数据写入到所述存储器单元阵列，且不从所述存储器单元阵列获取所述第一组数据，且比较所读取的第一组数据与用于将所述第一组数据加载到所述第一寄存器且从所述存储器装置外部的源获得的数据，其中所述第一寄存器位于所述存储器单元阵列和用于将所述第一组数据加载到所述第一寄存器的所述数据的所述源之间的数据路径上。附图说明图1为NAND架构存储器阵列的一部分的一个实施例的示意图；图2为根据本专利技术的实施例的电子系统的框示意图；图3为根据本专利技术的另一实施例的程序序列方法的流程图；图4为存储器的一部分的框示意图及根据本专利技术的程序序列实施例的操作代码的时序图；图5为根据本专利技术的另一实施例的读取序列方法的流程图；图6为存储器的一部分的框示意图及根据本专利技术的读取序列实施例的操作代码的时序图；图7为根据本专利技术的另一实施例的方法的流程图；及图8为根据本专利技术的又另一实施例的方法的流程图。具体实施方式在以下详细描述中，参考形成详细描述的一部分且在其中以说明的方式展示特定实施例的附图。在所述图式中，相同数字在所有若干视图中描述实质上类似的组件。可利用其它实施例且可在不背离本专利技术的范围的情况下做出结构改变、逻辑改变及电改变。因此，以下详细描述不应以限制性意义理解。非易失性存储器可利用不同架构(包含NOR及NAND)。所述架构名称源自用于读取所述装置的逻辑。在NOR架构中，存储器单元的逻辑列与耦合到数据线(例如通常被称为位线的数据线)的每一存储器单元并联耦合。在NAND架构中，一列存储器单元仅与耦合到位线的所述列的第一存储器单元串联耦合。图1说明包括非易失性存储器单元的串联串的NAND架构存储器阵列101的一部分的一个实施例的示意图。存储器阵列101包括以本文档来自技高网...

【技术保护点】
1.一种验证存储器装置中的数据路径完整性的方法，其包括：从所述存储器装置的阵列将部分编程的第一组数据读取到所述存储器装置的页寄存器中；将所述部分编程的第一组数据加载到所述存储器装置的高速缓冲存储寄存器中；在从所述阵列将第二组数据读取到所述页寄存器期间将一组部分测试数据写入到所述高速缓冲存储寄存器的不含有所述部分编程的第一组数据的一部分；在所述从所述阵列将所述第二组数据读取到所述页寄存器期间从所述高速缓冲存储寄存器读取所述组部分测试数据；及比较从所述高速缓冲存储寄存器读取的所述组部分测试数据与所述原始组部分测试数据。

【技术特征摘要】
2013.01.14 US 61/752,137;2013.06.17 US 13/919,1351.一种验证存储器装置中的数据路径完整性的方法，其包括：从所述存储器装置的阵列将部分编程的第一组数据读取到所述存储器装置的页寄存器中；将所述部分编程的第一组数据加载到所述存储器装置的高速缓冲存储寄存器中；在从所述阵列将第二组数据读取到所述页寄存器期间将一组部分测试数据写入到所述高速缓冲存储寄存器的不含有所述部分编程的第一组数据的一部分；在所述从所述阵列将所述第二组数据读取到所述页寄存器期间从所述高速缓冲存储寄存器读取所述组部分测试数据；及比较从所述高速缓冲存储寄存器读取的所述组部分测试数据与所述原始组部分测试数据。2.根据权利要求1所述的方法，其中在阵列读取操作期间执行验证数据路径完整性。3.根据权利要求1所述的方法，其中在所述存储器装置的阵列操作期间，在调试模式中执行验证数据路径完整性。4.根据权利要求1所述的方法，其进一步包括在加载所述第一组数据之前...

【专利技术属性】
技术研发人员：特里·格伦济基，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：美国,US