半导体装置制造方法及图纸

一种半导体装置包括脉冲发生电路和放大电路，该脉冲发生电路响应于时钟来产生脉冲信号，以及该放大电路响应于输入信号、时钟和脉冲信号来产生输出信号，其中放大电路电压被配置为放大锁存输入节点对之间的电压电平差。

Semiconductor device

A semiconductor device includes a pulse generator circuit and an amplifier circuit, which generates a pulse signal in response to a clock and an output signal in response to an input signal, a clock and a pulse signal, in which the voltage of the amplifier circuit is configured to amplify the voltage level between pairs of locked input nodes. Poor.

【技术实现步骤摘要】
半导体装置相关申请的交叉引用本申请要求2017年4月18日向韩国知识产权局提交的申请号为10-2017-0049739的韩国专利申请的优先权，其通过引用整体合并于此。
各种实施例总体而言涉及一种半导体集成电路，更具体地，涉及一种半导体装置。
技术介绍
半导体装置被配置为接收和输出电信号。因此，半导体装置包括用于接收和输出电信号的电路。如果噪声被包括在由半导体装置接收的信号中，则半导体装置可能通过将噪声误认为信号而发生故障。
技术实现思路
在一个实施例中，半导体装置可以包括：脉冲发生电路，其被配置为响应于时钟来产生脉冲信号；以及放大电路，其被配置为响应于输入信号、时钟和脉冲信号来产生输出信号，其中放大电路被配置为放大锁存输入节点对之间的电压电平差。在一个实施例中，半导体装置可以包括：脉冲发生电路，其被配置为响应于时钟的上升沿来使能脉冲信号，并且产生使能时段比时钟的高时段短的脉冲信号；以及放大电路，其被配置为在时钟的高时段期间的脉冲信号的使能时段中响应于输入信号来产生输出信号，并且即使在时钟的高时段期间，如果脉冲信号被禁止，则也保持输出信号的电压电平。附图说明图1是示出根据一个实施例的半导体装置的示例的表示的配置图。图2是示出图1所示的放大电路的示例的表示的配置图。图3是帮助解释根据一个实施例的半导体装置的时序图的示例的表示。图4是采用根据上面关于图1-图3讨论的各种实施例的半导体装置的系统的表示。具体实施方式在下文中，将参考附图通过各种实施例的示例来描述半导体装置。参考图1，根据实施例的半导体装置可以包括脉冲发生电路100和放大电路200。脉冲发生电路100可以响应于时钟CLK来产生脉冲信号P_s。例如，在时钟CLK的上升沿处，脉冲发生电路100可以产生在预定时间内被使能为低电平的脉冲信号P_s。放大电路200可以响应于时钟CLK和输入信号IN_p和IN_n来产生输出信号Q_p和Q_n。例如，放大电路200在时钟CLK为高时被激活，而在时钟CLK为低时被去激活。如果被激活，放大电路200可以通过放大输入信号IN_p和IN_n来产生输出信号Q_p和Q_n。如果被去激活，无论输入信号IN_p和IN_n的状态如何，放大电路200都可以将输出信号Q_p和Q_n固定到指定的电压电平。输入信号IN_p和IN_n可以包括正输入信号IN_p和负输入信号IN_n，而输出信号Q_p和Q_n可以包括正输出信号Q_p和负输出信号Q_n。放大电路200可以在时钟CLK的高电平时段被激活。被激活的放大电路200可以通过放大正输入信号IN_p的电压电平与负输入信号IN_n的电压电平之间的差来产生正输出信号Q_p和负输出信号Q_n。当被激活的放大电路200被去激活时，第一锁存输入节点N_LiA(参见图2)和第二锁存输入节点N_LiB(参见图2)可以在脉冲信号P_s的使能时段(即，脉冲信号P_s的低电平时段)内保持不同的电压电平。通过正输入信号IN_p与负输入信号IN_n之间的电压电平差可以感应出第一锁存输入节点N_LiA与第二锁存输入节点N_LiB之间的电压差。脉冲信号P_s的低电平时段可以比时钟CLK的高电平时段短。如果脉冲信号P_s被禁止到高电平，则被激活的放大电路200可以将第一锁存输入节点N_LiA与第二锁存输入节点N_LiB耦接，并且使第一锁存输入节点N_LiA的电压电平与第二锁存输入节点N_LiB的电压电平彼此相同。放大电路200可以在时钟CLK的低电平时段中被去激活。无论正输入信号IN_p和负输入信号IN_n的状态如何，被去激活的放大电路200都可以将正输出信号Q_p和负输出信号Q_n固定到低电平。参考图2，放大电路200可以包括信号输入电路210、噪声消除电路220、锁存放大电路230以及第一输出固定电路240和第二输出固定电路250。信号输入电路210可以响应于时钟CLK、正输入信号IN_p和负输入信号IN_n来感应出第一锁存输入节点N_LiA与第二锁存输入节点N_LiB之间的电压差。例如，信号输入电路210可以通过在时钟CLK的上升时段(即，高电平时段)内感测正输入信号IN_p的电压电平与负输入信号IN_n的电压电平中的差来感应出第一锁存输入节点N_LiA和第二锁存输入节点N_LiB之间的电压差。信号输入电路210可以包括第一晶体管至第三晶体管N1、N2、N3。第一晶体管N1具有接收时钟CLK的栅极以及与接地端子VSS耦接的源极。第二晶体管N2具有接收正输入信号IN_p的栅极、与第一锁存输入节点N_LiA耦接的漏极以及与第一晶体管N1的漏极耦接的源极。第三晶体管N3具有接收负输入信号IN_n的栅极、与第二锁存输入节点N_LiB耦接的漏极以及与第一晶体管N1的漏极耦接的源极。噪声消除电路220可以响应于脉冲信号P_s来使第一锁存输入节点N_LiA和第二锁存输入节点N_LiB去耦接或耦接。例如，噪声消除电路220在脉冲信号P_s的使能时段(即，低电平时段)内将第一锁存输入节点N_LiA和第二锁存输入节点N_LiB去耦接。噪声消除电路220在脉冲信号p_s的禁止时段(即，高电平时段)将第一锁存输入节点N_LiA和第二锁存输入节点N_LiB耦接。噪声消除电路220可以包括第四晶体管N4。第四晶体管N4具有接收脉冲信号P_s的栅极以及分别与第一锁存输入节点N_LiA和第二锁存输入节点N_LiB耦接的源极和漏极。锁存放大电路230放大第一锁存输入节点N_LiA与第二锁存输入节点N_LiB之间的电压差，并且感应出第一输出节点N_outA与第二输出节点N_outB之间的电压电平差。例如，锁存放大电路230响应于第一锁存输入节点N_LiA与第二锁存输入节点N_LiB之间的电压差来在升高第一输出节点N_outA的电压电平的同时降低第二输出节点N_outB的电压电平。此外，锁存放大电路230可以响应于第一锁存输入节点N_LiA与第二锁存输入节点N_LiB之间的电压差来在降低第一输出节点N_outA的电压电平的同时升高第二输出节点N_outB的电压电平。因此，锁存放大电路230可以响应于第一锁存输入节点N_LiA与第二锁存输入节点N_LiB之间的电压差来产生至少一个输出信号Q_p和Q_n。锁存放大电路230可以包括第五晶体管至第八晶体管N5、N6、P1和P2。第五晶体管N5具有与第七晶体管P1的栅极和第二输出节点N_outB共同耦接的栅极、与第七晶体管P1的漏极耦接的漏极以及与第一锁存输入节点N_LiA耦接的源极。第六晶体管N6具有与第八晶体管P2的栅极和第一输出节点N_outA共同耦接的栅极、与第八晶体管P2的漏极耦接的漏极以及与第二锁存输入节点N_LiB耦接的源极。第七晶体管P1具有施加有外部电压VDD的源极。第八晶体管P2具有施加有外部电压VDD的源极。第一输出固定电路240响应于时钟CLK来将第一输出节点N_outA固定到指定电平。例如，第一输出固定电路240在时钟CLK具有低电平的时段中将第一输出节点N_outA固定到外部电压VDD的电平。第一输出固定电路240可以包括第九晶体管P3。第九晶体管P3具有接收时钟CLK的栅极、施加有外部电压VDD的源极以及与第一输出节点N_outA耦接的漏极。第二输出固定电路250响应于本文档来自技高网...

【技术保护点】
1.一种半导体装置，包括：脉冲发生电路，其被配置为响应于时钟来产生脉冲信号；以及放大电路，其被配置为响应于输入信号、时钟和脉冲信号来产生输出信号，其中放大电路被配置为放大锁存输入节点对之间的电压电平差。

【技术特征摘要】
2017.04.18 KR 10-2017-00497391.一种半导体装置，包括：脉冲发生电路，其被配置为响应于时钟来产生脉冲信号；以及放大电路，其被配置为响应于输入信号、时钟和脉冲信号来产生输出信号，其中放大电路被配置为放大锁存输入节点对之间的电压电平差。2.根据权利要求1所述的半导体装置，其中，脉冲信号的使能时段比时钟的指定电平时段短。3.根据权利要求2所述的半导体装置，其中，脉冲信号的使能时段比时钟的高时段短。4.根据权利要求3所述的半导体装置，其中，脉冲发生电路产生在时钟的上升沿处被使能的脉冲信号。5.根据权利要求1所述的半导体装置，其中，放大电路响应于时钟来被激活或被去激活，以及其中，如果放大电路被激活，则放大电路仅在脉冲信号的使能时段内响应于输入信号来产生输出信号，并且在脉冲信号的禁止时段中保持输出信号的电平。6.根据权利要求5所述的半导体装置，其中，如果放大电路被去激活，则无论输入信号的状态如何，放大电路都将输出信号固定到指定的电压电平。7.根据权利要求6所述的半导体装置，其中，放大电路包括：信号输入电路，其被配置为响应于时钟和输入信号来感应出锁存输入节点对之间的电压电平差；噪声消除电路，其被配置为响应于脉冲信号来将锁存输入节点对耦接或去耦接；锁存放大电路，其被配置为响应于锁存输入节点对之间的电压差来产生输出信号；以及输出固定电路，其被配置为响应于时钟来将输出信号固定到指定电平。8.根据权利要求7所述的半导体装置，其中，信号输入电路在时钟的高时段内响应于输入信号来感应出锁存输入节点对之间的电压电平差。9.根据权利要求7所述的半导体装置，其中，噪声消除电路在脉冲信号被使能时将锁存输入节点对去耦接，而在脉冲信号被禁止时将锁存输入节点对耦接。10.根据权利要求7所述的半导体装置，其中，输出固定电路在时钟的低时段内将输出信号固定到低电平。11.一种半导体装置，包括：脉冲发生电路，其被配置为响应于时钟的上升沿来使能脉冲信号，并且产生使能时段比时钟的高时段短的脉冲信号；以及放大电路，其被配置为在时钟的高时段期...

【专利技术属性】
技术研发人员：金暎勋，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国,KR