本发明专利技术提出一种分模化管理的FPGA低功耗架构，因现有的FPGA架构在通电的情况下，即使在未进行配置的情况下也会产生较大的静态功耗，所以本发明专利技术引入一种分模块化管理的FPGA低功耗架构。FPGA低功耗架构由逻辑资源块与电源管理网络组成。本发明专利技术通过将FPGA的资源分为多个逻辑资源块，并通过电源管理网络对每个资源块进行电源的关断或开启，降低了未使用模块的静态功耗和动态功耗，使分模块化管理的FPGA在相同的应用场景中达到了更低的功耗。
【技术实现步骤摘要】
一种分模块化管理的FPGA低功耗架构
本专利技术涉及FPGA的架构、功耗管理领域，具体是涉及一种分模块化管理的FPGA低功耗架构。
技术介绍
在如今的大数据时代，随着市场对运算速度要求的增高，越来越多的软件运算由高速的硬件运算代替。与此同时，随着越来越多的应用场景对功耗的要求增高，低功耗设计变得越来越重要。在过去的几年间，集成电路的工艺节点从65nm发展到22nm并随后进入到当前的14nm，随着工艺越来越先进，芯片的功耗管理变得越来越重要。在65nm节点时，IC的生产厂商就注意到晶体管的漏电流问题，即使在不工作的情况下，晶体管也会由于漏电流产生功耗。随着工艺不断进步，芯片的工作电压越来越低，漏电流所产生的功耗在芯片的总功耗中所占的比重越来越大。传统的FPGA的供应厂商面向的市场范围广，应用范围宽，常常采用漏电流较大的高性能晶体管，使得FPGA的功耗不容小觑。FPGA的总功耗由两部分组成：静态功耗与动态功耗。芯片的静态功耗是指FPGA在上电后主要由晶体管的泄露电流所产生的功耗，芯片的动态功耗是指FPGA设计正常启动后，由于内部晶体管电平的翻转所产生的功耗。动态功耗的大小主要取决于芯片所采用的电平大小，以及FPGA内部逻辑和布线资源的占用比重。在目前的工艺节点下，静态功耗已经成为关注的焦点，静态功耗的大小直接决定了产品待机状态下的功耗，并且漏电流所产生的功耗在工作状态下的总功耗也占了一定的比重。目前应用于低功耗的现有技术一般是采用低功耗的器件与工艺。采用低功耗的器件常常以性能作为代价，这个方法在某些对性能要求不高的领域下是可行的。但是在如今的大数据时代的背景下，常常要求高性能的运算表现，这使得采用低功耗器件的方法显得难以为继。同时各大晶圆厂的低功耗工艺已经是经过优化，不太可能同时提高性能并且降低功耗，使得功耗与性能方面不可避免的出现一种折中。
技术实现思路
本专利技术要解决的技术问题是提供一种分模块化管理的FPGA低功耗架构，通过将FPGA的总资源分为多个逻辑资源模块，并通过电源网络进行每个逻辑资源模块的电源进行控制，能够达到在相同的运行场景下，降低电路静态功耗与动态功耗的目的。一种分模块化管理的FPGA低功耗架构，其特征在于包括以下模块：逻辑资源模块、电源网络开关模块。所述逻辑资源模块包括，主要逻辑阵列块，嵌入式存储块，模块内部的电源网络，时钟树以及互连资源：主要逻辑阵列块由查找表与寄存器组成，查找表完成组合逻辑设计功能，可以通过配置是查找表实现逻辑门。寄存器完成时序逻辑设计功能，可以进行同步、异步复位和置位，并可以配置成锁存器。嵌入式存储块是芯片内部的数据存储中心，用于存储容量较大的数据。模块内部的电源网络将逻辑模块的各个元器件连接在模块内部电源线与地线上，使通电时，各个部件能够正常工作。时钟数将连接在每个寄存器的时钟端口上，并于外部锁相环的输出连接。互联资源连通逻辑资源模块的各个部件，根据配置信息连接不同的逻辑资源，达到相应的功能。所述电源网络开关模块包括，开关控制信号产生电路，电源开关电路：开关控制信号产生电路会根据具体的FPGA配置信息，产生电源开关电路的控制信号。电源开关电路分别与FPGA总电源与逻辑资源模块的内部电源网络相连，根据开关控制信号产生电路产生的控制信号，产生开启或者关断，使对应的逻辑资源模块相应地通电或者断电。本专利技术的创造性在于将FPGA中的资源进行模块化处理，将其分为众多小模块。通过电源网络开关模块对小模块进行开启或关断的控制，完全消除了未使用模块产生的漏电流，减少了芯片的静态功耗与动态功耗。附图说明图1为传统的FPGA架构说明图；图2为分模块化管理的FPGA低功耗架构说明图；图3为分模块化管理的FPGA的配置说明图。具体实施方式为进一步阐明本专利技术的上述特征和优点，下面结合附图对本专利技术的具体实施方式做具体说明。图1为传统的FPGA架构，包含了主要逻辑阵列块、嵌入式存储块、I/O单元、PLL等模块构成，在各个模块之间存在着丰富的互连资源和时钟。在这样的架构中，时钟网络与每个逻辑单元的供电接口都连接在同一个电源网络上。这样单一的电源网络，使得FPGA芯片在上电之后，即使在未工作的情况下，所有连接的单元都将产生漏电流，从而产生静电功耗。在配置完成后，芯片工作期间，未使用的逻辑单元除了本身漏电流产生功耗之外，还可能随着时钟树中时钟信号的翻转产生动态功耗。因此，未使用的逻辑单元由于上电也会产生动态与静态功耗。图2为分模块化管理的FPGA低功耗架构。这种架构将FPGA中的资源分为N个模块，每个模块中都包括主要逻辑阵列块、嵌入式存储块、模块内部的电源网络、时钟树以及丰富的互连资源。在不同的模块之间，有用于模块间的互连线，还有多个针对于不同应用场景的不同电压幅值的电源网络(如典型的3.3V与1.8V)。模块之间的电源网络没有与模块的电源端口直接相连，而是通过可编程的电源网络开关将模块内的电源端口与模块间的电源网络相互连接。因此可以通过电源网络开关的开启或关断将模块选择性的与Vcc相连，而且通过可编程逻辑的电源网络开关与不同的I/O的电源连接可以实现单个电源端口输出不同的电压值。图3为配置后的分模块化管理的FPGA。在完成RTL级设计后编译时，可以选择低功耗的编译倾向，使编译软件根据FPGA的架构尽可能选择在同一模块或相邻模块来实现功能与时序上的要求。编译完成后，上位机软件产生的配置时序在下载到FPGA的过程中，可编程的电源网络开关会根据配置信息产生相应的高低电平来决定开关的开启或关断。如图3所示，一共有N个逻辑资源模块，由于有M个模块(由网格标出)被设计占用，那么相应的电源网络开关逻辑电平为0，将配置的模块连接到相应的VDD，并完成模块之间端口的互联以及与I/O的连接。将剩下的N-M个模块的电源端接地，此时关断的N-M个模块由于电源被切断，不产生任何功耗，降低了整个电路的功耗。以上所述，仅是本专利技术的较佳实施例而已，并非对本专利技术作任何形式上的限制。任何熟悉本领域的技术人员，在不脱离本专利技术技术方案范围情况下，都可利用上述揭示的方法和
技术实现思路
对本专利技术技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本专利技术技术方案的内容，依据本专利技术的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本专利技术技术方案保护的范围内。本文档来自技高网...
【技术保护点】
1.一种低功耗的FPGA架构，其特征在于，将FPGA的逻辑资源进行模块化设计，并通过电源网络模块对每个模块进行电源控制，从而达到功耗上的优化，包括：逻辑资源模块和电源网络开关模块。
【技术特征摘要】
1.一种低功耗的FPGA架构，其特征在于，将FPGA的逻辑资源进行模块化设计，并通过电源网络模块对每个模块进行电源控制，从而达到功耗上的优化，包括：逻辑资源模块和电源网络开关模块。2.根据权利要求1所述的逻辑资源模块，其特征在于，所述逻辑资源模块包括：主要逻辑阵列块、嵌入式存储块、模块内部的电源网络、时钟树以及互连资源。根据设计的复杂度，逻辑资源模块即可以单...
【专利技术属性】
技术研发人员：刘青松，谢小东，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：四川,51
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