一种基于SPARC架构CPU的EtherCAT主站模块制造技术

本发明专利技术名称一种基于SPARC架构CPU的EtherCAT主站模块，属于以太网控制自动化技术领域。本发明专利技术的目的是解决现有的软主站提供的上层结构不能满足日益丰富的用户需求，并且配置过程较慢，效率较低的问题。为解决这些问题，本发明专利技术提供一种EtherCAT主站模块，提供定制化的上层接口，采用双口RAM通信，完成下装配置段表的工作，提高了EtherCAT主站模块的配置效率。本发明专利技术主要用于工业控制中，作为EtherCAT主站，完成与PLC控制器的通信，接受PLC的控制，周期性地向EtherCAT从站读写数据。

【技术实现步骤摘要】

本专利技术属于EtherCAT(以太网控制自动化技术)领域，具体涉及一种工业实时以太网EtherCAT主站模块。
技术介绍
EtherCAT由德国倍福公司提出，由于其具有网络实时性高、拓扑结构灵活、系统配置简单等特点，目前已得到越来越广泛的应用。EtherCAT采用主从式结构，主站可以为一般的PC机。控制周期从主站发出，主站发送下行电报。数据帧遍历所有从站设备，每个设备在数据帧经过时分析寻址属于本机的报文，根据报文头中的命令读入数据或插入数据到报文中指定位置，并且从站把该报文中工作计数器值加1，表示该数据被处理。数据帧在访问位于整个系统逻辑位置的最后一个从站后，该从站把经过处理的数据帧作为上行电报直接发送给主站。主站收到此上行电报后，处理返回数据，本次通信结束。目前，EtherCAT设备主要由德国倍福公司生产，德国倍福公司只提供完整的EtherCAT主站系统而没有单一的主站模块。其他厂商生产的EtherCAT主站模块均为国外公司提供的软主站，其提供的上层接口不能满足日益丰富的用户需求。在现有的实现方式中，对从站的配置是靠PC端向主站模块下装.xml格式的配置文件，由主站进行解析配置，由于.xml文件过大，大大增加通信负担，并且主站模块解析速度慢，导致配置过程时间很长，影响主站模块工作效率。
技术实现思路
为了克服现有技术中的缺陷，本专利技术提供一种EtherCAT主站模块，提供定制化的上层接口，采用双口RAM通信，通过下装配置段表的方式，提高EtherCAT主站模块的配置效率。为了达到上述目的，本专利技术采用如下技术方案：EtherCAT主站硬件部分，包括：CPU功能电路，FPGA功能电路，双以太网接口电路，电源电路。其中，所述CPU功能电路由SPARC V8构架微处理器，实现了EtherCAT数据帧的组包解包工作。其中SPARC架构的处理器采用SPARC“寄存器窗口”结构，相较于其他RISC处理器，SPARC架构处理器允许使用简单高性能的编译器，大大减少了存储器加载/存储指令的时间，在运行大型应用程序时表现尤为突出。SPARC具有执行速率高和开发周期短的特点，其处理过程主要分两部分：1、发包过程：上位机数据经由FPGA传输给CPU后，CPU按照EtherCAT数据帧的格式进行组包处理，然后由FPGA组成以太网帧，最后由PHY控制发送数据。2、收包过程：以太网上传输的数据由PHY芯片接收，首先经过FPGA进行解包处理，然后将有效数据传输给CPU进行进一步的解包处理，最后通过DPRAM将最终数据传输给上位机。所述FPGA电路作为数据的中继站，主要用于实现CPU与上位机数据交互和双MAC控制器的两项工作。FPGA中主要实现了双口RAM和MAC控制器两个功能。其中双口RAM用于将数据在CPU和上位机间进行交互；MAC用于将数据在CPU和网络之间进行交互。所述以太网接口电路实现以太网的物理连接功能。为节省空间采用单片双PHY芯片作为核心芯片。通过FPGA对其进行管理配置，选择合适的工作模式。所述电源电路是整个模块的能量供给站，为主站模块的提供电源。整个模块需要3条电压轨道分别为：3.3V、1.5V和1.2V。其中3.3V通过50针接插件J1来提供，1.5V和1.2V通过选取合适的DC-DC电源芯片来提供。为提高电源质量选取LDO作为电源电路的核心芯片，分别实现3.3V-1.5V和3.3V-1.2V的电源转换。EtherCAT主站的软件部分，包括：EtherCAT主站任务调度模块，EtherCAT主站通信控制模块，EtherCAT主站数据收发模块，EtherCAT主站配置段表解析模块；所述EtherCAT主站任务调度模块负责调度EtherCAT主站通信控制模块和EtherCAT主站数据收发模块，EtherCAT主站通信控制模块负责调用EtherCAT主站配置段表解析模块。其中，所述EtherCAT主站任务调度模块实现EtherCAT主站模块的主任务，用于实现EtherCAT主站的状态转换和各功能的正确调用。所述EtherCAT主站通信控制模块提供PLC对EtherCAT主站模块的控制功能，用于处理PLC发送的对EtherCAT主站的控制命令。所述EtherCAT主站数据收发模块提供EtherCAT主站向EtherCAT从站收发数据的功能。所述EtherCAT主站配置段表解析模块用于解析来自PC端下装的配置段表，完成对EtherCAT主站和EtherCAT从站的配置。附图说明图1为本专利技术中硬件组成方式；图2为本专利技术中软件实现方式；图3为本专利技术中EtherCAT主站任务调度模块流程图；图4为本专利技术中EtherCAT主站通信控制模块流程图；图5为本专利技术中EtherCAT主站数据收发模块流程图；图6为本专利技术中EtherCAT主站配置段表解析模块流程图；图中箭头方向信号传输方向。具体实施方式下面结合附图对本专利技术具体实施方式作进一步详细说明。一种EtherCAT主站模块，其硬件组成方式如图1所示，包括：CPU最小系统电路，FPGA最小系统电路，双以太网接口电路，电源电路。CPU最小系统电路是EtherCAT主站模块的核心模块，主要负责EtherCAT数据帧核心处理工作，属于EtherCAT主站模块的神经中枢。主要由CPU、SDRAM、FLASH、UART和DSU组成。CPU采用SPARC V8架构的处理芯片，起源于精简指令集系统计算机(RISC)体系，但相较于其他RISC处理芯片，它允许使用简单高性能的编译器，缩减了存储器加载/存储指令的时间。CPU中数据经由FPGA来实现与外界的传输，主要工作分二部分：一、协调CPU、上位机和MAC间的数据收发，实现主站任务调度功能，建立合适的仲裁机制；二、根据预先加载的配置信息，按照规则将数据进行解包组包的工作，完成数据的提取工作。FLASH作为下装配置文件、程序及数据的存储单元，UART作为系统的打印输出接口，DSU是系统的调试接口。FPGA最小系统电路是EtherCAT主站模块的通信网关模块，主要负责EtherCAT主站的数据交互功能。主要由FPGA和配置FLASH两部分组成，FPGA作为主体部分主要起到两方面的作用：一方面上位机和CPU进行数据交互；另一方面CPU和以太网进行数据交互。其中上位机和CPU通信通过FPGA实现双口RAM进行传输，CPU和以太网接口电路通过FPGA实现以太网控制器MAC来进行传输。为节省CPU和上位机操作资源，在FPGA实现双口RAM的同时也完成数据交互的握手协议、状态判定。同时在实现MAC时加入相应的数据验证，以确保数据的正确性。配置FLASH用来存储FPGA的配置程序，主要由四种配置模式：(1)并行模式，(2)主从模式，(3)串行模式，(4)外设模式。为提高配置速率此处我们使用并行模式进行配置。上电时，FPGA将外部FLASH中的数据读入片内RAM，完成配置后，进入工作状态；掉电后FPGA恢复为白片，内部逻辑消失。从而实现可重配置的功能。双以太网接口电路是EtherCAT主站模块以太网物理层电路。用于以太网传输的物理部分，为节省空间主体使用一个单片双PHY芯片。通过FPGA来对其进行配置，根据现场的情况设置合适的操作模式并进行工作。电源电路是E本文档来自技高网...

【技术保护点】
一种基于SPARC架构的全国产EtherCAT主站模块，其特征在于，所述EtherCAT主站模块包括：EtherCAT硬件部分，EtherCAT软件部分。所述EtherCAT硬件部分包括：CPU功能电路，FPGA功能电路，双以太网接口电路；其中，所述CPU功能电路由SPARC V8构架微处理器来实现EtherCAT数据帧的打包解包工作；所述FPGA电路主要用于CPU与上位机数据交互、双MAC控制器的实现两项工作；所述以太网接口电路实现以太网的物理连接功能；所述EtherCAT软件部分包括：EtherCAT主站任务调度模块，EtherCAT主站通信控制模块，EtherCAT主站数据收发模块，EtherCAT主站设置断表解析模块；其中，所述EtherCAT主站任务调度模块为EtherCAT主站模块的主任务，用于实现EtherCAT主站的状态转换和对EtherCAT主站通信控制模块，EtherCAT主站数据收发模块，EtherCAT主站设置断表解析模块正确调用；所述EtherCAT主站通信控制模块提供PLC对EtherCAT主站模块的控制功能，用于处理PLC发送的对EtherCAT主站的控制命令；所述EtherCAT主站数据收发模块提供EtherCAT主站向EtherCAT从站收发数据的功能；所述EtherCAT主站配置段表解析模块用于解析来自PC端下装的配置段表来完成对EtherCAT主站和EtherCAT从站的配置。...

【技术特征摘要】
1.一种基于SPARC架构的全国产EtherCAT主站模块，其特征在于，所述EtherCAT主站模块包括：EtherCAT硬件部分，EtherCAT软件部分。所述EtherCAT硬件部分包括：CPU功能电路，FPGA功能电路，双以太网接口电路；其中，所述CPU功能电路由SPARC V8构架微处理器来实现EtherCAT数据帧的打包解包工作；所述FPGA电路主要用于CPU与上位机数据交互、双MAC控制器的实现两项工作；所述以太网接口电路实现以太网的物理连接功能；所述EtherCAT软件部分包括：EtherCAT主站任务调度模块，EtherCAT主站通信控制模块，EtherCAT主站数据收发模块，EtherCAT主站设置断表解析模块；其中，所述EtherCAT主站任务调度模块为EtherCAT主站模块的主任务，用于实现EtherCAT主站的状态转换和对EtherCAT主站通信控制模块，EtherCAT主站数据收发模块，EtherCAT主站设置断表解析模块正确调用；所述EtherCAT主站通信控制模块提供PLC对EtherCAT主站模块的控制功能，用于处理PLC发送的对EtherCAT主站的控制命令；所述EtherCAT主站数据收发模块提供EtherC...

【专利技术属性】
技术研发人员：范文斌，南扬，丰大军，刘骏，
申请(专利权)人：中国电子信息产业集团有限公司第六研究所，
类型：发明
国别省市：北京;11