优先化错误检测与调度制造技术

集成电路可以包括多个配置随机存取存储器(CRAM)区段，其将逻辑区段配置为执行用户定义的功能。由CRAM区段配置的逻辑电路可以在其对于集成电路的操作的关键度方面变化。可以向错误检测电路提供优先化错误检测调度，允许对用于配置对集成电路的操作而言关键的逻辑电路的区段进行更频繁的检查。在给定CRAM区段中检测到错误时，灵敏度映射可以用于确定对应于有错误的CRAM区段的逻辑位置。灵敏度处理器可以向逻辑位置指派关键度等级，并且可以基于对应于区段的关键度等级和逻辑位置来确定针对有错误的CRAM区段的适当校正动作。

Priority error detection and scheduling

An integrated circuit can include multiple configurable random access memory (CRAM) segments that configure logical segments to perform user-defined functions. The logic circuits configured by the CRAM section can vary in terms of their criticality for the operation of the integrated circuit. Preferential error detection scheduling can be provided to error detection circuits, allowing more frequent checking of sections of logic circuits that are critical for configuring the operation of integrated circuits. When an error is detected in a given CRAM segment, the sensitivity mapping can be used to determine the logical location corresponding to the wrong CRAM segment. Sensitivity processors can assign a criticality level to a logical location and can determine the appropriate correction action for an incorrect CRAM segment based on the criticality level and logical location corresponding to the segment.

【技术实现步骤摘要】
优先化错误检测与调度
技术介绍
本专利技术涉及用于针对具有存储器的集成电路来执行优先化错误检测的设备和方法，并且更具体地，涉及具有被划分成区段的配置随机存取存储器的集成电路。可编程集成电路是可以由用户进行编程以实现期望的定制逻辑功能的类型的集成电路。在可编程集成电路上实现的逻辑功能可以用于执行对集成电路的总体功能具有变化的关键度或重要度的程度的各种任务。例如，一些逻辑功能可以负责对外围电路的控制，而其它逻辑功能可以负责对从属逻辑电路的监督或编配。可编程集成电路中的配置随机存取存储器(CRAM)指的是指定用于存储用于实现用户逻辑功能的配置数据的存储器单元。存储在CRAM中的逻辑值应用于在设备内执行不同功能的可编程集成电路中的电路。这些不同功能可以具有相应的关键度等级。因此，用于对这些电路进行编程的CRAM单元可以具有对于可编程集成电路设备的运转而不同的相应的关键度等级。常规的可编程电路针对错误一致地对CRAM单元进行扫描，利用公共频率或者以单一速率针对错误对CRAM内的每个单元进行检查。可以针对错误被检查的CRAM单元的数量受可以读取CRAM单元的速率的限制。可以同时读取的CRAM单元的数量是受以下的限制的：例如，用于可编程集成电路的电力递送电路、分配给CRAM单元和电力递送电路的硅面积(或者管芯面积)的量、和/或分配给CRAM单元和电力递送电路的金属互连层使用的量。特别地，读取数量超过CRAM单元的阈值数量的CRAM单元将导致服务于CRAM单元的共享电力轨上的电压骤降，使可编程集成电路脱离可接受或可使用的操作范围/规范。CRAM单元易受在CRAM单元中引起位反转的单粒子翻转(SEU)的影响。因为SEU不是永久性故障(或者“硬”错误)并且可以被逆转(通过将正确的值重新写入受影响的存储器单元)，所以SEU有时被称为“软错误”。当一个或多个CRAM单元由于SEU而经历位反转时，CRAM中的错误可能变得更加难以检测和校正。此外，系统检测并校正SEU用时越久，则错误不利地影响系统操作或者导致设备资源的故障/错误操作的可能性越会增加。出于该原因，所期望的是频繁地对CRAM阵列执行错误检测操作。然而，在常规的CRAM阵列中，任意单个CRAM单元的错误检测频率受阵列的大小以及用于操作可编程集成电路的电源的能力的限制。特别地，常规的CRAM阵列以一致的方式进行错误检测，其中每个CRAM单元以公共频率针对错误被检查。作为示例，如果可编程集成电路具有每次检测一行CRAM位中的错误的能力，如果可编程集成电路用100纳秒(ns)来检查每行并且如果CRAM阵列具有100,000行，则在常规的布置中每一千万ns或者10毫秒(ms)检查CRAM阵列中的每个位。然而，在某些应用中，持续超过5ms、2ms、或者甚至1ms的配置关键逻辑功能的CRAM单元中的错误可能导致不可接受的性能退化或者甚至故障。因此，需要改进的方法以用于向具有存储器单元的阵列的集成电路提供错误检测能力。
技术实现思路
优先化错误调度可以由设备管理器使用以对集成电路中的配置随机存取存储器(CRAM)单元执行优先化错误检测。可以将具有CRAM单元的阵列的集成电路划分成区段，其中的每个区段设置有可以使用状态机、常规处理器、或者任意其它适合的逻辑电路来实现的本地系统管理器。CRAM单元的每个区段的本地系统管理器可以从设备管理器接收相应的控制，该设备管理器可以用于命令本地系统管理器对CRAM单元的其相应区段执行错误检测。命令本地系统管理器执行错误检测的次序由优先化错误检测调度来规定。在优先化错误检测调度中，相比于相对没那么关键的电路，与对于集成电路的操作具有较高关键度的电路相关联的某些区段可以被规定较高频率的错误检测。如果所述关键电路设置有诸如多模式冗余校验电路的内部错误检测电路，则对于集成电路的操作而言高度关键的电路可以具有相对较低频率的错误检测。根据在区段中的任意区段中检测到错误，安全设备管理器可以接收到指示其中检测到错误的区段的通知。可以执行查找来确定与以下相关联的逻辑位置：错误的物理位置(即，由物理CRAM单元配置的逻辑电路或者设备资源组类型)、所确定的逻辑位置的关键度等级、和/或与具有所确定的关键度等级的所确定的逻辑位置相关联的校正动作。与第一设备资源组相关联的错误可以具有第一校正动作，该第一校正动作不同于与第二设备资源组相关联的第二校正动作。对集成电路上的逻辑电路的激活和去激活可以触发对优先化错误检测调度的修改。对逻辑电路的激活可以导致在用于以以下频率来配置激活的逻辑电路的CRAM单元的优先化错误检测调度中添加错误检测规定：该频率是基于激活的电路对于集成线路的操作的关键度的。对逻辑电路的去激活可以导致从用于配置去激活的逻辑电路的CRAM单元的优先化错误检测调度中删除错误检测规定。附图说明图1是根据实施例的基于配置随机存取存储器(CRAM)设置来实现定制逻辑功能的说明性可编程集成电路的示图。图2是根据实施例的现场可编程门阵列(FPGA)及其划分成区段的相关联的CRAM阵列的示图。图3是根据实施例的与FPGA相关联的单独CRAM区段以及用于该CRAM区段的寻址电路的示图。图4A是根据本专利技术的实施例的具有不同灵敏度区域的说明性设计层级的示图。图4B是根据本专利技术的实施例的说明性设计层次结构灵敏度映射的示图。图5是根据实施例的具有灵敏度变化的区域的示例性硬件加速器系统的示图。图6是根据实施例的具有灵敏度变化的区域的示例性联网系统的示图。图7是根据实施例的使用地址生成器电路与存储器接合的示例性可编程集成电路的示图。图8是根据实施例的示例性双模冗余(DMR)电路的示图。图9是根据实施例的示例性三模冗余(TMR)电路的示图。图10是根据实施例的与CRAM的区段接合的安全设备管理器(SDM)电路的示图。图11是根据实施例的针对示例性区段的示例性灵敏度映射标头(SMH)查找值、关键度等级查找值、以及校正动作查找值的图表。图12是根据实施例的针对九个区段的示例性优先化错误检测调度。图13是根据实施例的针对八个区段的示例性优先化错误检测调度。图14是根据实施例的针对关键存储器区段的具有定期维护模式的示例性优先化错误检测调度。图15是根据实施例的用于根据优先化错误检测调度来检测错误的步骤的流程图。图16是根据实施例的用于更新优先化错误检测调度的步骤的流程图。具体实施方式本专利技术的实施例涉及错误检测电路和控制电路，以及用于向集成电路中的随机存取存储器(RAM)单元(特别是配置RAM或者CRAM)提供的错误检测电路的方法。集成电路可以实现可编程逻辑结构中的各种用户逻辑功能，或者可以包括硬化的电路(包括IP块的硬化的电路的示例)，其与用于实现其它逻辑功能的逻辑结构相比是相对较不可编程的。在一些情景中，第一CRAM单元可以向对于集成电路的操作而言关键的电路提供配置位，并且第二CRAM单元可以向对于集成电路的操作不是一样关键(或者不关键)的电路提供另一配置位。在这样的情景中，可以期望的是，与第二CRAM单元相比，更频繁地针对错误对第一CRAM单元进行检查。作为示例，可以将诸如可编程集成电路的集成电路划分成多个部分或区段。集成电路上的CRAM单元的阵列的相应分区或子阵列可以包含在集成电路的区段中的每个区本文档来自技高网...

【技术保护点】
1.一种用于对由集成电路使用的存储器单元的阵列执行优先化错误检测的方法，所述方法包括：在错误检测电路处接收优先化错误检测调度，所述优先化错误检测调度规定针对所述存储器单元的阵列的第一子集进行更频繁的错误检测，而针对所述存储器单元的阵列的第二子集进行不那么频繁的错误检测；以及利用所述错误检测电路，基于所述优先化错误检测调度来对所述存储器单元的阵列执行优先化错误检测。

【技术特征摘要】
2017.02.21 US 15/438,4791.一种用于对由集成电路使用的存储器单元的阵列执行优先化错误检测的方法，所述方法包括：在错误检测电路处接收优先化错误检测调度，所述优先化错误检测调度规定针对所述存储器单元的阵列的第一子集进行更频繁的错误检测，而针对所述存储器单元的阵列的第二子集进行不那么频繁的错误检测；以及利用所述错误检测电路，基于所述优先化错误检测调度来对所述存储器单元的阵列执行优先化错误检测。2.根据权利要求1所述的方法，进一步包括：利用所述错误检测电路，基于所述优先化错误检测调度以第一频率来对所述存储器单元的阵列的所述第一子集执行错误检测；以及利用所述错误检测电路，基于所述优先化错误检测调度以第二频率来对所述存储器单元的阵列的所述第二子集执行错误检测，所述第二频率小于所述第一频率。3.根据权利要求1所述的方法，进一步包括：响应于对所述存储器单元的阵列执行优先化错误检测，检测所述存储器单元的阵列的所述第一子集中的第一存储器单元中的错误；以及响应于在所述存储器单元的阵列的所述第一子集中检测到错误，通过使用灵敏度映射执行对所述第一存储器单元的查找来确定所述错误的上下文。4.根据权利要求3所述的方法，进一步包括：响应于使用所述灵敏度映射执行对所述第一存储器单元的查找，获得对应于所述第一存储器单元的逻辑位置；以及使用灵敏度处理器来确定与所述逻辑位置相关联的关键度等级。5.根据权利要求4所述的方法，进一步包括：使用查找表基于所述关键度等级和所述逻辑位置来确定针对所述第一存储器单元的校正动作。6.根据权利要求5所述的方法，进一步包括：执行针对所述第一存储器单元的所述校正动作。7.根据权利要求6所述的方法，其中，所述集成电路包括可编程集成电路，并且其中，执行针对所述第一存储器单元的所述校正动作包括：执行对所述可编程集成电路的局部重新配置以校正所述第一存储器单元中的所述错误。8.根据权利要求6所述的方法，其中，执行针对所述第一存储器单元的所述校正动作包括：对所述存储器单元的阵列的所述第一子集中的帧进行重写。9.根据权利要求1-8中任意一项所述的方法，其中，由所述存储器单元的阵列的所述第一子集配置的第一逻辑电路具有第一关键度等级，所述方法进一步包括：对具有第二关键度等级的第二逻辑电路的激活进行检测，所述第二关键度等级大于所述第一关键度等级；确定所述第二逻辑电路具有内置的错误检测电路并且是由所述存储器单元的阵列的第三子集配置的；以及修改所述优先化错误检测调度以包括所述存储器单元的阵列的所述第三子集。10.根据权利要求9所述的方法，其中，修改所述优先化错误检测调度包括：修改所述优先化错误检测调度以规定相对于所述存储器单元的阵列的所述第一子集针对所述存储器单元的阵列的所述第三子集进行不那么频繁的错误检测。11.根据权利要求1-8中任意一项所述的方法，进一步包括：监测所述集成电路上的多个逻辑电路的活动，其中，所述多个逻辑电路是由所述存储器单元的阵列配置的；响应于确定所述多个逻辑电路中的第一逻辑电路被去激活，修改所述优先化错误检测调度以...

【专利技术属性】
技术研发人员：M·D·赫顿，S·R·阿特萨特，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US