层叠体制造技术

一种层叠体，其中，依次具有基板、选自接触电阻降低层和还原抑制层中的1层以上的层、肖特基电极层和金属氧化物半导体层。

【技术实现步骤摘要】
【国外来华专利技术】层叠体
本专利技术涉及层叠体、使用该层叠体的半导体元件、使用该层叠体的电子电路和电气设备。
技术介绍
肖特基势垒二极管是利用在载流子浓度充分高的肖特基金属与半导体的接合面上形成的电势势垒从而具有整流作用的二极管。例如，将金属的功函数设为n型半导体的功函数设为(此处，半导体的功函数定义为真空能级与费米能级之差)时，若使满足的关系的金属与半导体接触，则半导体的接触界面附近的电子移动至金属侧而使金属与半导体的费米能级一致，从而在半导体的接触界面形成耗尽区域，并且在金属-半导体界面形成电势势垒。这种情况下，形成金属侧为正极、半导体侧为负极的二极管。正向偏压时，电势势垒降低，电子越过势垒而形成电流流通。反向偏压时，由于电势势垒而使电子被阻挡从而使电流被阻止。作为使用的半导体，Si是最为普遍的。Si系的肖特基二极管用于高速开关元件、几GHz频率带中的发送/接收用混频器、频率转换元件等。虽然通常也用于功率用途，但是存在如下缺点：由于带隙低至1.1eV、绝缘破坏电场也低至0.3MV/cm，因此为了实现高耐电压性需要增大元件的厚度，正向的导通电阻升高。另外，高速响应性优异的Si系肖特基势垒二极管的耐电压性不充分。还已知使用SiC的肖特基势垒二极管，SiC由于带隙高达3eV以上、绝缘破坏电场也高达3MV/cm，因此适合于功率用，正在积极地对应用进行研究。然而，难以制造品质良好的结晶基板，而且外延扩散生长中经历高热过程，因此在批量生产性、成本方面存在问题。β-Ga2O3带隙更宽(4.8eV～4.9eV)，期待其高耐电压性，但是制造品质良好的基板方面仍然存在问题，在批量生产性和成本方面存在问题。氧化物半导体由于具有比Si宽的带隙、绝缘破坏电场高，因此期待在功率半导体中的应用。尤其对于使用氧化物半导体的肖特基势垒二极管，期待高速响应性、良好的反向恢复特性。非专利文献1公开了一种肖特基势垒二极管，使用非晶IGZO作为氧化物半导体，使用Ti/Pd层叠结构作为肖特基金属电极。另外，在本技术中，认为通过对Pd进行氧等离子体处理，由此形成了良好的肖特基势垒。然而，本技术中反向的泄漏电流大，也担忧在将其组装进使用了肖特基势垒二极管的电子电路中的情况下，输出时相对于输入电力的电力损失增大，或者电路自身发生故障。此外，本技术仅能够形成在横向上提取电流的二极管，由于提取电极的电阻而难以提取大电流。专利文献1中公开了一种使用Ga2O3系作为氧化物半导体层并由欧姆电极层和肖特基电极层进行夹持的肖特基势垒二极管。然而，若将Ga2O3系的氧化物半导体层在例如硅基板上进行制膜，则正向导通电阻升高，在将其组装进使用了肖特基势垒二极管的电子电路时，输出时的相对于输入电力的电力损失增大。专利文献2中公开了一种技术，通过将使用氧化物半导体的FET的栅电极和源或漏电极进行电连接，由此实现反向饱和电流少的二极管。然而，该方式的情况下，元件构成变得复杂而在制成器件时的成品率方面存在问题。现有技术文献专利文献专利文献1：日本特开2013-102081号公报专利文献2：日本特开2015-84439号公报非专利文献非专利文献1：IEEETRANSACTIONONELECTRONDEVICES，Vol.60，No.10，OCTOBER2013，p.3407
技术实现思路
本专利技术的目的为提供一种正向的导通(ON)电阻小、反向的漏电流小、能够降低电力损失地提取电流的半导体元件、和用于该半导体元件的层叠体。根据本专利技术，提供以下层叠体等。1.一种层叠体，其中，依次具有基板、选自接触电阻降低层和还原抑制层中的1层以上的层、肖特基电极层和金属氧化物半导体层。2.如1所述的层叠体，其中，依次具有所述基板、所述接触电阻降低层和所述还原抑制层。3.如1或2所述的层叠体，其中，所述还原抑制层包含选自Pd、Mo、Pt、Ir、Ru、Au、Ni、W、Cr、Re、Te、Tc、Mn、Os、Fe、Rh和Co中的1种以上的元素。4.如1～3中任一项所述的层叠体，其中，所述接触电阻降低层包含选自Ti、Mo、Ag、In、Al、W、Co和Ni中的1种以上的金属或其硅化物。5.如1～4中任一项所述的层叠体，其中，所述肖特基电极层包含功函数为4.4eV以上的1种以上的元素的氧化物。6.如1～5中任一项所述的层叠体，其中，所述肖特基电极层包含选自Pd、Mo、Pt、Ir、Ru、Ni、W、Cr、Re、Te、Tc、Mn、Os、Fe、Rh和Co中的1种以上的金属的氧化物。7.如1～6中任一项所述的层叠体，其中，所述基板为导电性基板。8.如1～6中任一项所述的层叠体，其中，所述基板为导电性的硅基板。9.如1～8中任一项所述的层叠体，其中，所述金属氧化物半导体层包含选自In、Sn、Ga和Zn中的1种以上的元素。10.如1～9中任一项所述的层叠体，其中，所述金属氧化物半导体层的氢原子浓度为1017～1022个/cm3。11.如1～10中任一项所述的层叠体，其中，在所述金属氧化物半导体层上具有欧姆电极层。12.如1～11中任一项所述的层叠体，其中，所述金属氧化物半导体层的外缘与所述肖特基电极层的外缘一致，或者位于所述肖特基电极层的外缘的内侧，所述肖特基电极层与所述金属氧化物半导体层的下表面的整个面接触。13.如11或12所述的层叠体，其中，所述欧姆电极层的外缘与所述金属氧化物半导体层的外缘一致，或者位于所述金属氧化物半导体层的外缘的内侧。14.一种半导体元件，其中，使用了1～13中任一项所述的层叠体。15.一种肖特基势垒二极管，其中，使用了14所述的半导体元件。16.一种结型晶体管，其中，使用了14所述的半导体元件。17.一种电子电路，其中，使用了14所述的半导体元件、15所述的肖特基势垒二极管或者16所述的结型晶体管。18.一种电气设备、电子设备、车辆或动力机构，其中，使用了17所述的电子电路。专利技术的效果根据本专利技术，可提供一种正向的导通电阻小、反向的漏电流小、能够降低电力损失地提取电流的半导体元件、以及用于该半导体元件的层叠体。附图说明图1为示意性地表示本专利技术的层叠体的一个实施方式的截面图。图2为示意性地表示本专利技术的层叠体的另一实施方式的截面图。图3为示意性地表示本专利技术的层叠体的另一实施方式的截面图。图4为示意性地表示本专利技术的层叠体的另一实施方式的截面图。图5为示意性地表示本专利技术的层叠体的另一实施方式的截面图。图6为示意性地表示本专利技术的层叠体的另一实施方式的截面图。图7为示意性地表示本专利技术的层叠体的另一实施方式的截面图。图8为实施例2中制作的层叠电极的截面TEM像。图9为示意性地表示实施例16～28中制作的元件的截面图。具体实施方式[层叠体]本专利技术的层叠体的一个方案依次具有基板、选自接触电阻降低层和还原抑制层中的1层以上的层、肖特基电极层和金属氧化物半导体层。在本专利技术的层叠体的一个方案中，可以无需选择基板、基材地形成肖特基势垒二极管。可以存在夹在基板与选自接触电阻降低层和还原抑制层中的1层以上的层之间的层。优选选自接触电阻降低层和还原抑制层中的1层以上的层与肖特基电极层接触，优选肖特基电极层与金属氧化物半导体层接触。本专利技术的层叠体的另一方案在导电性基板上至少依次具有肖特基电极层和金属氧化物半导体层，在导电性基板与肖特基电极层之间本文档来自技高网...

【技术保护点】
1.一种层叠体，其中，依次具有基板、选自接触电阻降低层和还原抑制层中的1层以上的层、肖特基电极层和金属氧化物半导体层。

【技术特征摘要】
【国外来华专利技术】2015.12.25 JP 2015-254555;2016.08.15 JP 2016-159351.一种层叠体，其中，依次具有基板、选自接触电阻降低层和还原抑制层中的1层以上的层、肖特基电极层和金属氧化物半导体层。2.如权利要求1所述的层叠体，其中，依次具有所述基板、所述接触电阻降低层和所述还原抑制层。3.如权利要求1或2所述的层叠体，其中，所述还原抑制层包含选自Pd、Mo、Pt、Ir、Ru、Au、Ni、W、Cr、Re、Te、Tc、Mn、Os、Fe、Rh和Co中的1种以上的元素。4.如权利要求1～3中任一项所述的层叠体，其中，所述接触电阻降低层包含选自Ti、Mo、Ag、In、Al、W、Co和Ni中的1种以上的金属或其硅化物。5.如权利要求1～4中任一项所述的层叠体，其中，所述肖特基电极层包含功函数为4.4eV以上的1种以上的元素的氧化物。6.如权利要求1～5中任一项所述的层叠体，其中，所述肖特基电极层包含选自Pd、Mo、Pt、Ir、Ru、Ni、W、Cr、Re、Te、Tc、Mn、Os、Fe、Rh和Co中的1种以上的金属的氧化物。7.如权利要求1～6中任一项所述的层叠体，其中，所述基板为导电性基板。8.如权利要求1～6中任一项所述的...

【专利技术属性】
技术研发人员：上冈义弘，关谷隆司，笘井重和，川岛绘美，霍间勇辉，竹岛基浩，
申请(专利权)人：出光兴产株式会社，
类型：发明
国别省市：日本,JP