一种高电子迁移率晶体管制造技术

本发明专利技术公开了一种高电子迁移率晶体管，包括衬底，在衬底上依次设有缓冲层、位错阻断层、高阻层、沟道层、势垒层和盖层；所述位错阻断层为SiN层和GaN层组成的周期结构，周期数为m，其中1≤m≤10，其中SiN层呈岛状或网状分布。通过本发明专利技术，可使得随后生长的高阻层、沟道层、势垒层以及盖层中的位错密度大幅下降，提高晶体质量，从而提升高电子迁移率晶体管器件的电子迁移率、击穿电压以及漏电流等特性。

【技术实现步骤摘要】
一种高电子迁移率晶体管
本专利技术涉及半导体
，尤其是涉及一种高电子迁移率晶体管。
技术介绍
相比于第一、二代半导体材料，第三代半导体材料GaN材料具有禁带宽度大、击穿场强高、电子迁移率大、抗辐射能力强等优点，GaN基高电子迁移率晶体管在无线通信基站、雷达、汽车电子等高频大功率领域具有极大的发展潜力。然而由于GaN材料中存在较高密度的位错，使得目前所获得的GaN基高电子迁移率晶体管的击穿电压、电子迁移率等性能显著低于理论值，因此降低GaN基高电子迁移率晶体管中的位错密度是提升其性能的一个重要手段。
技术实现思路
本专利技术的目的是提供一种能使高阻层、沟道层、势垒层以及盖层中的位错密度大幅下降、提高晶体质量、从而提升高电子迁移率晶体管器件的电子迁移率、击穿电压以及漏电流等特性的高电子迁移率晶体管。本专利技术的目的是这样实现的：一种高电子迁移率晶体管，包括衬底，特征是：在衬底上依次设有缓冲层、位错阻断层、高阻层、沟道层、势垒层和盖层；所述位错阻断层为SiN层和GaN层组成的周期结构，周期数为m，其中1≤m≤10，其中SiN层呈岛状或网状分布。其中，所述缓冲层为AlN、AlGaN、GaN中的至少一种。其中，所述高阻层为掺杂碳元素的GaN层，厚度为2μm～5μm，所述GaN高阻层的碳元素掺杂浓度为1×1018～1×1020/cm3。其中，所述沟道层为非故意掺杂的GaN层，厚度为100nm～500nm。其中，所述势垒层为AlxGa(1-x)N层，厚度为10nm～30nm，其中0.1≤x≤0.5。其中，所述盖层为SiN或P-GaN。其中，所述衬底为Si、Al2O3或SiC材料。其中，生成所述位错阻断层包括：在缓冲层上形成不连续的SiN层，之后利用SiN层作为掩膜在未覆盖SiN的缓冲层上生长GaN层，并利用侧向外延技术使GaN连成整体形成GaN层，SiN阻断缓冲层中的部分位错，使GaN层中的位错密度缓冲层中的位错密度显著降低。相比于现有技术，本专利技术的有益效果是：与传统GaN基高电子迁移率晶体管（HEMT）结构相比，本专利技术在缓冲层和GaN高阻层之间引入一层位错阻断层，即：首先在缓冲层上形成不连续的岛状或网状SiN层，之后利用SiN层作为掩膜在未覆盖SiN的缓冲层上生长GaN层，并利用侧向外延技术使GaN层连成整体，利用SiN阻断缓冲层中的部分位错，经过多次重复SiN层/GaN层结构，可使得随后生长的高阻层、沟道层、势垒层以及盖层中的位错密度大幅下降，提高晶体质量，从而提升高电子迁移率晶体管器件的电子迁移率、击穿电压以及漏电流等特性。附图说明图1为本专利技术的第一种实施例截面示意图；图2为本专利技术的第二种实施例截面示意图；图3为本专利技术的至一个周期位错阻断层结束时，位错变化情况示意图；图4为本专利技术的第一种实施例中至SiN层结束时的俯视示意图，SiN为呈岛状分布，其余区域露出缓冲层；图5为本专利技术的第二种实施例中至SiN层结束时的俯视示意图，SiN为呈网状分布，其余区域露出缓冲层；图示说明：100-衬底，200-缓冲层，300-位错阻断层，301-SiN层，302-GaN侧向外延层，400-高阻层，500-沟道层，600-势垒层，700-盖层。具体实施方式下面结合附图和实施例对本专利技术进行详细说明。一种高电子迁移率晶体管，包括衬底100，在衬底100上依次设置有缓冲层200、位错阻断层300、高阻层400、沟道层500、势垒层600和盖层700，位错阻断层为SiN层301和GaN层302组成的周期结构，周期数为m，其中1≤m≤10。实施例1：如图1所示，一种高电子迁移率晶体管，包括单晶硅衬底100，在硅衬底100上依次设置有缓冲层200、位错阻断层300、高阻层400、沟道层500、势垒层600和盖层700，其中缓冲层为AlN、AlxGa(1-x)N、AlyGa(1-y)N（0≤x≤1，0≤y≤1，x、y为实数，表示组分的百分比）依次组成的三层结构，进一步地，所述缓冲层为AlN、AlGaN、GaN中的至少一种。位错阻断层为SiN层301和GaN层302组成的周期结构，周期数为3，SiN层301呈岛状分布，如图4所示。上述位错阻断层300减少位错的原理在于：首先在缓冲层上形成不连续的岛状SiN层301，之后利用岛状SiN层301作为掩膜在未覆盖SiN的缓冲层上生长GaN，并利用侧向外延技术使GaN连成整体形成GaN层302，SiN阻断缓冲层中的部分位错，使GaN层302中的位错密度较缓冲层200中的位错密度显著降低，图3为位错减少示意图。之后再在上述GaN层302上依次形成第二个周期和第三个周期的SiN层/GaN层，使位错密度进一步降低，并使得随后生长的高阻层、沟道层、势垒层以及盖层中的位错密度大幅下降，提高晶体质量，从而提升高电子迁移率晶体管器件的电子迁移率、击穿电压以及漏电流等特性。在上述位错阻断层300上设置有高掺碳的GaN作为高阻层400，高阻层400厚度为2μm～5μm，高阻层400中的碳浓度为1×1018/cm3～1×1020/cm3。在高阻层400上设置有非故意掺杂的GaN作为沟道层500，沟道层500的厚度为100nm～300nm。在沟道层500上设置有AlGaN作为势垒层600，势垒层600的厚度为10nm～30nm。在势垒层600上设置有SiN或P-GaN作为盖层700。实施例2：如图2所示，一种高电子迁移率晶体管，包括Al2O3单晶硅衬底100，在衬底100上依次设置有缓冲层200、位错阻断层300、高阻层400、沟道层500、势垒层600和盖层700，其中缓冲层为GaN，位错阻断层300为SiN层301和GaN层302组成的周期结构，周期数为1，SiN层301呈网状分布，如图5所示。生成上述位错阻断层300，首先在缓冲层上形成不连续的岛状SiN层301，之后利用网状SiN层301作为掩膜在未覆盖SiN的缓冲层上生长GaN，并利用侧向外延技术使GaN连成整体形成GaN层302，SiN阻断缓冲层中的部分位错，使GaN层302中的位错密度较缓冲层200中的位错密度显著降低，图3为位错减少示意图。使得随后生长的高阻层、沟道层、势垒层以及盖层中的位错密度大幅下降，提高晶体质量，从而提升高电子迁移率晶体管器件的电子迁移率、击穿电压以及漏电流等特性。以上所述仅表达了本专利技术的优选实施方式，其描述较为具体和详细，但并不能因此而理解为对本专利技术专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本专利技术构思的前提下，还可以做出若干变形、改进及替代，这些都属于本专利技术的保护范围。因此，本专利技术专利的保护范围应以所附权利要求为准。本文档来自技高网...

【技术保护点】
1.一种高电子迁移率晶体管，包括衬底，其特征在于：在衬底上依次设有缓冲层、位错阻断层、高阻层、沟道层、势垒层和盖层；所述位错阻断层为SiN层和GaN层组成的周期结构，周期数为m，其中1≤m≤10，其中SiN层呈岛状或网状分布。

【技术特征摘要】
1.一种高电子迁移率晶体管，包括衬底，其特征在于：在衬底上依次设有缓冲层、位错阻断层、高阻层、沟道层、势垒层和盖层；所述位错阻断层为SiN层和GaN层组成的周期结构，周期数为m，其中1≤m≤10，其中SiN层呈岛状或网状分布。2.根据权利要求1所述的一种高电子迁移率晶体管，其特征在于：所述缓冲层为AlN、AlGaN、GaN中的至少一种。3.根据权利要求1所述的一种高电子迁移率晶体管，其特征在于：所述高阻层为掺杂碳元素的GaN层，厚度为2μm～5μm，所述GaN高阻层的碳元素掺杂浓度为1×1018～1×1020/cm3。4.根据权利要求1所述的一种高电子迁移率晶体管，其特征在于：所述沟道层为非故意掺杂的GaN层，厚度为100nm～500nm...

【专利技术属性】
技术研发人员：刘军林，江风益，全知觉，张建立，王小兰，莫春兰，郑畅达，吴小明，
申请(专利权)人：南昌大学，南昌黄绿照明有限公司，
类型：发明
国别省市：江西,36