用于基于通道的跨步存储操作的指令和逻辑制造技术

处理器包括执行单元以执行基于通道的跨步存储指令。执行单元包括用以从源向量寄存器内的多个通道中的每个提取第一数据元素并从每个通道提取第二数据元素的逻辑。执行单元包括用以将从第二通道提取的第一数据元素紧邻从第一通道提取的第一数据元素以及从第二通道提取的第二数据元素紧邻从第一通道提取的第二数据元素放置在目的地向量中。执行单元包括用以从指令中指定的位置开始，将目的地向量存储到存储器中，使得在目的地向量中紧邻彼此放置的数据元素存储在连续位置中的逻辑。紧邻彼此放置的数据元素可以是数据结构的相应分量。

【技术实现步骤摘要】
【国外来华专利技术】用于基于通道的跨步存储操作的指令和逻辑
本公开涉及处理逻辑、微处理器以及关联的指令集架构的领域，所述指令集架构当由处理器或其它处理逻辑执行时执行逻辑、数学或其它功能操作。
技术介绍
微处理器系统正变得越来越常见。多处理器系统的应用包括动态域分区，一直到桌面计算。为了利用多处理器系统，要执行的代码可被分成多个线程以用于由各种处理实体执行。每个线程可彼此并行执行。当指令在处理器上接收时，它们可以被解码成项或指令字（其是本机（native）或更本机的）以用于在处理器上执行。处理器可在片上系统中实现。被组织成三个或四个元素的元组的数据结构可以在媒体应用、高性能计算应用以及分子动力学应用中使用。附图说明：在附图的图中作为示例而非限制示出了实施例：图1A是根据本公开的实施例用可包含执行指令的执行单元的处理器形成的示范计算机系统的框图；图1B示出了根据本公开的实施例的数据处理系统；图1C示出了用于执行文本字符串比较操作的数据处理系统的其它实施例；图2是根据本公开的实施例可包含执行指令的逻辑电路的处理器的微架构的框图；图3A示出了根据本公开的实施例的多媒体寄存器中的各种打包数据类型表示；图3B示出了根据本公开的实施例的可能寄存器中的数据存储格式；图3C示出了根据本公开的实施例的多媒体寄存器中的各种有符号和无符号的打包数据类型表示；图3D示出了操作编码格式的实施例；图3E示出了根据本公开的实施例的具有40位或更多位的另一可能操作编码格式；图3F示出了根据本公开的实施例的又一可能操作编码格式；图4A是示出根据本公开实施例的有序流水线和寄存器重命名阶段、无序发布/执行流水线的框图；图4B是示出根据本公开实施例的要包含在处理器中的有序架构核以及寄存器重命名逻辑、无序发布/执行逻辑的框图；图5A是根据本公开实施例的处理器的框图；图5B是根据本公开实施例的核的示例实现的框图；图6是根据本公开实施例的系统的框图；图7是根据本公开实施例的第二系统的框图；图8是根据本公开实施例的第三系统的框图；图9是根据本公开实施例的片上系统的框图；图10示出了根据本公开的实施例的可执行至少一个指令的含有中央处理单元和图形处理单元的处理器；图11是示出根据本公开实施例的IP核的开发的框图；图12示出根据本公开的实施例，第一类型的指令可如何由不同类型的处理器仿真；图13示出根据本公开的实施例的对比将源指令集中的二进制指令转换成目标指令集中二进制指令的软件指令转换器的使用的框图；图14是根据本公开的实施例的处理器的指令集架构的框图；图15是根据本公开的实施例的处理器的指令集架构的更详细框图；图16是根据本公开的实施例的用于处理器的指令集架构的执行流水线的框图；图17是根据本公开的实施例的用于利用处理器的电子装置的框图；图18是根据本公开的实施例的用于基于通道的跨步存储操作的指令和逻辑的示例系统的说明；图19是示出根据本公开的实施例的用以执行扩展向量指令的处理器核的框图；图20是示出根据本公开的实施例的示例扩展向量寄存器堆的框图；图21是根据本公开的实施例的用以执行基于通道的跨步存储操作的操作的说明；图22A至图22C示出根据本公开的实施例的VPSTORE指令的相应形式的操作；图23示出根据本公开的实施例的用于执行基于通道的跨步存储操作的示例方法2300；图24示出根据本公开的实施例的用于利用基于通道的跨步存储操作来置换来自相应不同源的不同类型的数据元素的示例方法2400。具体实施方式以下描述描述了用于在处理设备上执行基于通道的跨步存储操作的指令和处理逻辑。此类处理设备可包括无序处理器。在以下描述中，阐述了众多特定细节，诸如处理逻辑、处理器类型、微架构条件、事件、启动（enablement）机制等，以便提供本公开的实施例的更透彻理解。然而，本领域技术人员将认识到，没有此类特定细节也可实践实施例。此外，一些众所周知的结构、电路等尚未详细示出，以避免不必要地使本公开的实施例混淆。尽管以下实施例参考处理器进行描述，但其它实施例可应用于其它类型集成电路和逻辑装置。本公开的实施例的类似技术和教导可应用于可受益于更高流水线吞吐量和改进性能的其它类型电路或半导体装置。本公开的实施例的教导可应用于执行数据操纵的任何处理器或机器。然而，实施例不限于执行512位、256位、128位、64位、32位或16位数据操作的处理器或机器，并且可应用于其中可执行数据操纵或管理的任何处理器和机器。此外，以下描述提供了示例，并且附图为了示出目的示出了各种示例。然而，这些示例不应被理解为限制意义，因为它们仅仅意图提供本公开的实施例的示例，而不是提供本公开的实施例的所有可能实现的详尽列表。尽管以下示例在执行单元和逻辑电路的上下文中描述了指令处置和分发（distribution），但本公开的其它实施例可通过存储在机器可读有形介质上的数据或指令实现，所述指令当由机器执行时使机器执行与本公开的至少一个实施例一致的功能。在一个实施例中，与本公开的实施例关联的功能体现在机器可执行指令中。指令可用于使可用指令编程的通用或专用处理器执行本公开的步骤。本公开的实施例可提供为计算机程序产品或软件，该产品或软件可包括机器或计算机可读介质，其上存储有可用于编程计算机（或其它电子装置）以执行根据本公开的实施例的一个或多个操作的指令。更进一步，本公开的实施例的步骤可由包含用于执行所述步骤的固定功能逻辑的特定硬件组件执行，或者由编程的计算机组件和固定功能硬件组件的任何组合执行。用于对逻辑编程以执行本公开的实施例的指令可被存储在系统中的存储器内，诸如DRAM、高速缓存、闪速存储器或其它存储装置内。更进一步，指令可经由网络或通过其它计算机可读介质分发。从而，机器可读介质可包含用于存储或传送由机器（例如计算机）可读形式的信息的任何机制，但其不限于软盘、光盘、紧凑盘只读存储器（CD-ROM）、以及磁光盘、只读存储器（ROM）、随机存取存储器（RAM）、可擦除可编程只读存储器（EPROM）、电可擦除可编程只读存储器（EEPROM）、磁卡或光卡、闪速存储器或在因特网上经由电、光、声或其它形式传播信号（例如载波、红外信号、数字信号等）传送信息中使用的有形机器可读存储装置。相应地，计算机可读介质可包含适合于存储或传送由机器（例如计算机）可读形式的电子指令或信息的任何类型有形机器可读介质。设计从创建到模拟到制造可经过各种阶段。表示设计的数据可用多种方式表示该设计。首先，如在模拟中可能有用的，硬件可使用硬件描述语言或另一功能描述语言表示。附加地，在设计过程的某些阶段，可产生具有逻辑和/或晶体管栅的电路级模型。更进一步，设计在某一阶段可达到用硬件模型表示各种装置的物理布局的数据级。在其中使用一些半导体制造技术的情况下，表示硬件模型的数据可以是规定在用于产生集成电路的掩膜的不同掩膜层上存在或缺乏各种特征的数据。在设计的任何表示中，数据都可存储在任何形式的机器可读介质中。存储器或者磁或光存储装置（诸如盘）可以是机器可读介质，以存储经由调制或以其它方式生成以传送信息的光波或电波传送的此类信息。在传送指示或携带代码或设计的电载波时，就执行电信号的复制、缓冲或重新传送而言，可进行新的拷贝。从而，通信提供商或网络提供商可在有形机器可读介质本文档来自技高网...

【技术保护点】
1.一种处理器，包括：前端，用以接收指令；解码器，用以解码所述指令；核，用以执行所述指令，所述核包括：源向量寄存器，用以将数据元素存储在所述源向量寄存器内的两个或更多个通道中，其中每个通道要存储两个或更多个数据元素，并且所述两个或更多个通道包括第一通道和第二通道；第一逻辑，用以从所述源向量寄存器内的所述通道中的每个提取相应的第一数据元素；第二逻辑，用以从所述源向量寄存器内的所述通道中的每个提取相应的第二数据元素；第三逻辑，用以将要从所述源向量寄存器提取的所述数据元素进行置换，以将要从所述第二通道提取的所述第一数据元素紧邻要从所述第一通道提取的所述第一数据元素放置在目的地向量中；第四逻辑，用以将要从所述源向量提取的所述数据元素进行置换，以将要从所述第二通道提取的所述第二数据元素紧邻要从所述第一通道提取的所述第二数据元素放置在所述目的地向量中；以及第五逻辑，用以从所述指令中指定的位置开始，将所述目的地向量存储到存储器，其中在所述目的地向量中彼此紧邻放置的数据元素要存储在所述存储器中的连续存储器位置中；以及引退单元，用以引退所述指令。

【技术特征摘要】
【国外来华专利技术】2015.12.18 US 14/9744451.一种处理器，包括：前端，用以接收指令；解码器，用以解码所述指令；核，用以执行所述指令，所述核包括：源向量寄存器，用以将数据元素存储在所述源向量寄存器内的两个或更多个通道中，其中每个通道要存储两个或更多个数据元素，并且所述两个或更多个通道包括第一通道和第二通道；第一逻辑，用以从所述源向量寄存器内的所述通道中的每个提取相应的第一数据元素；第二逻辑，用以从所述源向量寄存器内的所述通道中的每个提取相应的第二数据元素；第三逻辑，用以将要从所述源向量寄存器提取的所述数据元素进行置换，以将要从所述第二通道提取的所述第一数据元素紧邻要从所述第一通道提取的所述第一数据元素放置在目的地向量中；第四逻辑，用以将要从所述源向量提取的所述数据元素进行置换，以将要从所述第二通道提取的所述第二数据元素紧邻要从所述第一通道提取的所述第二数据元素放置在所述目的地向量中；以及第五逻辑，用以从所述指令中指定的位置开始，将所述目的地向量存储到存储器，其中在所述目的地向量中彼此紧邻放置的数据元素要存储在所述存储器中的连续存储器位置中；以及引退单元，用以引退所述指令。2.如权利要求1所述的处理器，其中所述核还包括：第六逻辑，用以从所述源向量寄存器内的所述两个或更多个通道中的每个提取相应的第三数据元素；以及第七逻辑，用以将要从所述第二通道提取的所述第三数据元素紧邻要从所述第一通道提取的所述第三数据元素放置在所述目的地向量中。3.如权利要求1所述的处理器，其中：所述源向量寄存器要将所述数据元素存储在所述源向量寄存器内的三个或更多个通道中；以及所述核还包括：第六逻辑，用以从所述源向量寄存器内的第三通道提取相应的第一数据元素；以及第七逻辑，用以将要从所述第三通道提取的所述第一数据元素紧邻要从所述第二通道提取的所述第一数据元素放置在所述目的地向量中。4.如权利要求1所述的处理器，其中：要存储在所述源向量寄存器内的所述第一通道中的所述数据元素表示第一类型的两个或更多个数据元素；以及要存储在所述源向量寄存器内的所述第二通道中的所述数据元素表示与所述第一类型不同的第二类型的两个或更多个数据元素。5.如权利要求1所述的处理器，其中：要从所述第一通道提取的所述第一数据元素和要从所述第二通道提取的所述第一数据元素表示要存储在所述存储器中的第一数据结构的相应分量；要从所述第一通道提取的所述第二数据元素和要从所述第二通道提取的所述第二数据元素表示要存储在所述存储器中的第二数据结构的相应分量；以及所述第五逻辑要将所述第二数据结构的数据元素存储在所述存储器中的位置中，所述位置距所述第一数据结构的数据元素要存储在其中的位置固定距离。6.如权利要求1所述的处理器，其中：所述核还包括第六逻辑，用以当所述目的地向量存储到所述存储器时对其应用屏蔽操作；对于在所述指令中识别的屏蔽寄存器中的被设置的一个或多个位中的每个，要在所述目的地向量中彼此紧邻放置的两个或更多个数据元素要写入到所述存储器中的连续位置；以及对于在所述指令中识别的所述屏蔽寄存器中的未被设置的一个或多个位中的每个，要在所述目的地向量中彼此紧邻放置的并且否则将会已经写入到所述存储器中的连续位置的两个或更多个数据元素要不写入到所述存储器。7.如权利要求1所述的处理器，其中所述核还包括：第六逻辑，用以从所述源向量寄存器内的所述两个或更多个通道中的每个提取一个或多个附加数据元素；以及第七逻辑，用以将从所述源向量寄存器内的所述两个或更多个通道提取的所述附加数据元素进行置换，以将从所述源向量寄存器内的所述两个或更多个通道中的所述第一通道中和在所述源向量寄存器内的所述两个或更多个通道中的所述第二通道中的相同位置提取的附加数据元素彼此紧邻放置在所述目的地向量中。8.如权利要求1所述的处理器，其中所述核还包括：第六逻辑，用以取决于针对所述指令指定的参数值来确定要从所述源向量寄存器内的所述两个或更多个通道中的每个提取的数据元素的数量。9.如权利要求1所述的处理器，其中：所述源向量寄存器要将所述数据元素存储在所述源向量寄存器内的四个或更多个通道中。10.如权利要求1所述的处理器，其中：所述核包括单指令多数据（SIMD）协处理器来实现所述指令的执行。11.一种方法，包括，在处理器中：接收第一指令；解码所述第一指令；执行所述第一指令，包括：从源向量寄存器内的两个或更多个通道中的每个提取相应的第一数据元素；从所述源向量寄存器内的所述两个或更多个通道中的每个提取相应的第二数据元素；将从所述源向量寄存器提取的所述数据元素进行置换，以将从所述第二通道提取的所述第一数据元素紧邻从第一通道提取的所述第一数据元素放置在目的地向量中，并将从所述第二通道提取的所述第二数据元素紧邻从所述第一通道提取的所述第二数据元素放置在所述目的地向量中；以及从所述第一指令中指定的位置开始，将所述目的地向量存储到存储器，包括将在所述目的地向量中紧邻彼此放置的数据元素存储在所述存储器中的连续存储器位置中；以及引退所述第一指令。12.如权利要求11所述的方法，还包括：从所述源向量寄存器内的所述两个或更多个通道中的每个提取一个或多个附加数据元素；以及将从所述源向量寄存器内的所述两个或更多个通道提取的所述附加数据元素进行置换，以将从所述源向量寄存器内的所述第一通道中的和所述源向量寄存器内的所述第二通道中的相同...

【专利技术属性】
技术研发人员：E奥尔德艾哈迈德瓦尔，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US