The processing circuit is provided to perform overlapping propagation operations on the first data value to generate second data values, and the first and second data values have redundant representation of the P bit values using M bit data values including multiple N bit parts, in which, M>P>N. In redundant representation, each N bit portion except the highest effective N bit part includes multiple overlapped bits with the same number of effective bits with a plurality of minimum valid bits of the subsequent N bit portion. A non overlapping bit of the corresponding N bit part of the first data value is added to the overlap bit of the first N bit part of the first data value to generate each N bit part other than the minimum effective N bit portion of the second data value. This provides a faster technology for reducing the chance of spillover during the addition of M locations with redundant representations.
【技术实现步骤摘要】
【国外来华专利技术】重叠传播操作
本技术涉及数据处理的领域。
技术介绍
在数据处理系统中通常使用浮点(FP)表示。浮点数包括有效数和指示有效数的位的有效值的指数。这允许使用有限数目的位来表示大范围上的数值。然而,浮点运算的一个问题是计算通常是非关联的。例如,当将多个浮点值相加时,每次将另一值加到前一加法的结果中时,结果被舍入并且标准化,这意味着总体结果根据将值相加的顺序而不同。这使得难以并行化浮点算法,因为总和是不可重现的,除非以完全相同的顺序完成。为了生成可重现的结果,通常必须按顺序执行一系列加法或减法,这可能使得浮点运算相对较慢。
技术实现思路
至少一些示例提供了一种装置,包括:处理电路,用于对第一数据值执行重叠传播操作以生成第二数据值,第一和第二数据值具有使用包括多个N位部分的M位数据值来表示P位数值的冗余表示,其中,M>P>N,其中,在冗余表示中,除了最高有效N位部分之外的每个N位部分包括具有与后续N位部分的多个最低有效位相同的有效数的多个重叠位;其中,处理电路被配置为通过执行加法运算来生成所述第二数据值的除了最低有效N位部分之外的每个N位部分,该加法运算包括将第一数据值的相应N位部分的非重叠位加到第一数据值的前一N位部分的重叠位。至少一些示例提供了一种数据处理方法,包括:接收具有使用包括多个N位部分的M位数据值来表示P位数值的冗余表示的第一数据值,其中,M>P>N,其中,在冗余表示中,除了最高有效N位部分之外的每个N位部分包括具有与后续N位部分的多个最低有效位相同的有效数的多个重叠位;以及对第一数据值执行重叠传播操 ...
【技术保护点】
1.一种装置,包括:处理电路,用于对第一数据值执行重叠传播操作以生成第二数据值,所述第一和第二数据值具有使用包括多个N位部分的M位数据值来表示P位数值的冗余表示,其中,M>P>N,其中,在所述冗余表示中,除了最高有效N位部分之外的每个N位部分包括具有与后续N位部分的多个最低有效位相同的有效数的多个重叠位;其中,所述处理电路被配置为通过执行加法运算来生成所述第二数据值的除了最低有效N位部分之外的每个N位部分,所述加法运算包括将所述第一数据值的相应N位部分的非重叠位加到所述第一数据值的前一N位部分的重叠位。
【技术特征摘要】
【国外来华专利技术】2015.11.12 US 14/939,3011.一种装置,包括:处理电路,用于对第一数据值执行重叠传播操作以生成第二数据值,所述第一和第二数据值具有使用包括多个N位部分的M位数据值来表示P位数值的冗余表示,其中,M>P>N,其中,在所述冗余表示中,除了最高有效N位部分之外的每个N位部分包括具有与后续N位部分的多个最低有效位相同的有效数的多个重叠位;其中,所述处理电路被配置为通过执行加法运算来生成所述第二数据值的除了最低有效N位部分之外的每个N位部分,所述加法运算包括将所述第一数据值的相应N位部分的非重叠位加到所述第一数据值的前一N位部分的重叠位。2.根据权利要求1所述的装置,其中,在所述第二数据值中,对于具有重叠位的每个N位部分,两个最低有效重叠位具有值00、01、11中的一个,并且任何其余重叠位具有与第二最低有效重叠位相同的值。3.根据权利要求1和2中的任一项所述的装置,其中,所述处理电路被配置为针对所述第二数据值的所述N位部分中的至少两个N位部分并行地执行所述加法运算。4.根据前述权利要求中的任一项所述的装置,其中,所述处理电路被配置为针对所述第二数据值的除了所述最低有效N位部分之外的所述N位部分中的每一个并行地执行所述加法运算。5.根据前述权利要求中的任一项所述的装置,其中,所述处理电路包括多个并行加法电路单元,用于针对所述第二数据值的所述N位部分中的至少两个N位部分并行地执行所述加法运算。6.根据前述权利要求中的任一项所述的装置,其中,所述加法运算包括将前一N位部分的所述重叠位的N位符号扩展加到等同于任何重叠位都被设置为0的所述第一数据值的所述相应N位部分的N位值。7.根据前述权利要求中的任一项所述的装置,其中,所述处理电路被配置为利用等于所述第一数据值的所述最低有效N位部分的相应非重叠位的非重叠位来生成所述第二数据值的所述最低有效N位部分,并且所述重叠位被设置为0。8.根据前述权利要求中的任一项所述的装置,其中,所述重叠传播操作还包括将所述第二数据值转换为具有所述冗余表示的第三数据值,其中,所述第三数据值的所有重叠位均等于0。9.根据权利要求8所述的装置,其中,所述处理电路被配置为通过以下操作来生成所述第三数据值:生成表示所述第二M位值的所述重叠位的总数的重叠值和表示所述第二M位值的所述非重叠位的总数的非重叠值;根据所述重叠值和所述非重叠值的位模式生成多个进位值;并且执行多个并行加法,每个加法用于将所述重叠值和所述非重叠值的相应部分和所述进位值中...
【专利技术属性】
技术研发人员:内尔·伯吉斯,戴维·雷蒙德·卢茨,克里斯托弗·尼尔·海因兹,
申请(专利权)人:ARM有限公司,
类型:发明
国别省市:英国,GB
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