一种10:4进位存储加法器和10:2进位存储加法器制造技术

一种10:4进位存储加法器和10:2进位存储加法器，属于数据处理技术设备领域。10:4进位存储加法器包括十个数据输入、两个和值输出、两个进位存储输出、四个高位中间进位输出和四个低位中间进位输入。数据输入与和值、进位存储输出之间由关键路径时间延迟为四级异或门延迟的逻辑电路把十个数据输入与四个低位中间进位输入组合产生两个和值与两个进位存储输出，逻辑电路包括四个3:2进位存储加法器和一个4:2进位存储加法器。10:2进位存储加法器包括一个10:4进位存储加法器和一个4:2进位存储加法器，关键路径时间延迟为七级异或门延迟。本发明专利技术仅由异或门/选择器实现，具有结构规整、高速低功耗的有益效果。

A 10:4 carry store adder and 10:2 carry store adder

A 10:4 carry store adder and 10:2 carry store adder belong to the field of data processing technology and equipment. The 10:4 carry memory adder consists of ten data input, two sum and value output, two carry storage output, four high intermediate carry output, and four low bit intermediate input input. The logic circuit between the data input and the sum and the value, the input storage output between the four level or the gate delay between the critical path time delays the combination of ten data inputs and four low bit intermediate input inputs to produce two and values and two input storage outputs, and the logic circuit includes four 3:2 carry memory adder and a 4:2 carry storage plus storage. A weapon. The 10:2 carry store adder includes a 10:4 carry store adder and a 4:2 carry store adder. The critical path delay is a seven level XOR gate delay. The invention is realized only by XOR gate / selector, and has the beneficial effects of regular structure, high speed and low power consumption.

【技术实现步骤摘要】
一种10:4进位存储加法器和10:2进位存储加法器
一种10:4进位存储加法器和10:2进位存储加法器，属于数据处理技术设备领域。
技术介绍
快速算术运算电路是高性能计算机和数据处理系统的主要部件，在算术运算电路中二进制加法器是最基本的运算单元，最常见的两类二进制加法器是进位传播加法器(CPA)和进位存储加法器(CSA)。进位传播加法器(CPA)通常用来把两个输入数相加，输出一个输出数，其原理是众所周知的，每个数由从高到低的多位排列组成，从高位到低位相应各位权值从大到小，把处在同一位的两数相加，把进位送到相邻的高位。多位的和值依次诸位相加得到，最高位是单一的进位。这种跳跃式进位运算是很慢的非并行运算，因为高位次的计算依赖于低位次的运算结果。进位存储加法器(CSA)通常是多于两个输入数的多输入、两输出二进制加法器，两输出是一个两个元素的向量，一个元素是和值，另一个是进位，一起表示最终结果。广义的进位存储加法器结果向量也可以是多个元素，如两个和值、两个进位存储。进位存储加法器的好处是各位计算相互独立，高位运算不依赖于低位结果，避免了进位传播加法器(CPA)中的进位传播，常常用于各类逻辑设计中，如在乘法运算中实现部分积的累加。乘法器是算术运算电路中的重要运算单元之一，对乘法器的功耗和速度影响最大的是运算中部分积累加，实现部分积累加的是各类不同压缩比的压缩器，即进位存储加法器(CSA),如3:2、4:2、5:2基本的进位存储加法器，表示形式m:2中的m为数据输入端的数量，2是输出结果向量的元素数，一个元素是和值，另一个是进位。对于大数乘法需要的较大m的进位存储加法器可由以上基本的进位存储加法器组合而成，如10:2进位存储加法器通常由两个5:2和一个4:2进位存储加法器组合而成。衡量进位存储加法器的运算速度的关键路径时间延迟通常用异或门延迟数量来表示。一般地，如图1～3所示，3:2进位存储加法器的关键路径时间延迟为两级异或门延迟；如图4～5所示，4:2进位存储加法器的关键路径时间延迟为三级异或门延迟；图6中给出的由异或门、选择器、与门和或门组成的第一种5:2进位存储加法器的关键路径时间延迟略大于四级异或门延迟，因为其中除异或门和选择器外，还涉及其它复合与或运算电路，因此这种5:2进位存储加法器难以仅用异或门和选择器实现，结构也不规整，不利于集成电路布图。由两个这种5:2进位存储加法器组成的10：4进位存储加法器的关键路径时间延迟略大于四级异或门延迟，结合4：2进位存储加法器构成的10:2进位存储加法器的关键路径时间延迟略大于七级异或门延迟；而图7中给出的仅由异或门、选择器成的第二种5:2进位存储加法器的关键路径时间延迟为五级异或门延迟，由其成的10：4进位存储加法器的关键路径时间延迟为五级异或门延迟，10:2进位存储加法器的关键路径时间延迟为八级异或门延迟。针对现有技术的不足，提出一种通过减少延迟利于实现快速低功耗和结构规整的技术方案。
技术实现思路
本专利技术要解决的技术问题是：克服现有技术的不足，提出一种通过减少延迟利于实现快速低功耗和结构规整的10:4进位存储加法器和10:2进位存储加法器。本专利技术解决其技术问题所采用的技术方案是：该10:4进位存储加法器，包括第一级电路和第二级电路，所述的第一级电路包括十个数据输入端，第二级电路包括六个数据输入端，六个数据输入端包括两个可延迟数据输入端和四个非延迟数据输入端；第一级电路的关键路径时间延迟为三级异或门延迟，第二级电路的关键路径时间延迟为两级异或门延迟；第一级电路包括三个进位存储输出端、三个和值输出端、一个进位输入端和一个进位输出端，第二级电路包括两个进位存储输出端和两个和值输出端；第一级电路的两个和值输出端依次连接第二级电路的两个非延迟数据输入端，第一级电路的另一个和值输出端连接第二级电路的一个可延迟数据输入端，第二级电路的另两个非延迟数据输入端依次对应两个低位第一类中间进位输入端，第二级电路的另一个可延迟数据输入端对应低位第二类中间进位输入端；第一级电路的两个进位存储输出端依次连接两个高位第一类中间进位输出端，第一级电路的另一个进位存储输出端连接高位的第二类中间进位输入端；第一级电路的进位输入端对应低位第一类中间进位输入端，第一级电路的进位输出端对应高位第一类中间进位输出端。优选的，所述的第一级电路包括两个3:2进位存储加法器和一个4:2进位存储加法器，两个3:2进位存储加法器的和值输出端依次连接第二级电路的两个数据输入端，两个3:2进位存储加法器的进位存储输出端依次对应两个高位第一类中间进位输出端；4:2进位存储加法器的进位存储输出端对应高位第二类中间进位输出端，其和值输出端连接第二级电路的一个可延迟数据输入端；4:2进位存储加法器进位输入端对应低位第一类中间进位输入端，4:2进位存储加法器的进位输出端对应高位第一类中间进位输出端。优选的，所述的第二级电路包括两个3:2进位存储加法器，每一个3:2进位存储加法器均包括一个可延迟数据输入端；一个3:2进位存储加法器的可延迟数据输入端连接第一级电路的一个进位存储输出端，另一个3:2进位存储加法器的可延迟数据输入端对应低位第二类中间进位输入端。优选的，所述的3:2进位存储加法器包括三个数据输入端、一个和值输出端、一个进位存储输出端、两级异或门和一个选择器，三个数据输入端包括一个可延迟数据输入端和两个非延迟数据输入端，第一级异或门的两个输入端依次对应两个非延迟数据输入端，选择器的两个输入端依次对应可延迟数据输入端和一个非延迟数据输入端，另一个输入端连接第一级异或门的输出端，第二级异或门的一个输入端对应可延迟数据输入端，另一个输入端连接第一级异或门的输出端。优选的，所述的4:2进位存储加法器包括四个数据输入端、一个和值输出端、一个进位存储输出端、三级异或门和两个选择器，第一级异或门包括左异或门和右异或门，四个数据输入端依次对应左异或门的两个输入端和右异或门的两个输入端；左异或门和右异或门的输出端分别连接第二级异或门的两个输入端；第三级异或门的输入端依次连接低位中间进位输出端和第二级异或门的输出端，第三级异或门的输出端对应4:2进位存储加法器的和值输出端；第一选择器的两个输入端依次对应右异或门的一个输入端和左异或门的一个输入端，第一选择器的另一个输入端连接右异或门的输出端；第二选择器的一个输入端对应一个左异或门的输入端，其他输入端依次连接低位中间进位输出端和第二级异或门的输出端；第一选择器的一个输出端对应高位中间进位输出端；第二选择器的输出端对应4:2进位存储加法器进位存储输出端。一种基于所述的10:4进位存储加法器的10:2进位存储加法器，其特征在于：包括4:2进位存储加法器和所述的10:4进位存储加法器，所述的10:4进位存储加法器为本位10:4进位存储加法器，所述的4:2进位存储加法器为本位4:2进位存储加法器，本位4:2进位存储加法器包括四个数据输入端、一个进位输入端、一个进位输出端、一个和值输出端和一个进位存储输出端；所述的本位4:2进位存储加法器的数据输入端连接本位10:4进位存储加法器的和值输出端与低位10:4进位存储加法器的进位存储输出端；所述的本位4:2进位存储加法器的进位输入端连接低位4:2本文档来自技高网...

【技术保护点】
1.一种10:4进位存储加法器，包括第一级电路和第二级电路，所述的第一级电路包括十个数据输入端，第二级电路包括六个数据输入端，六个数据输入端包括两个可延迟数据输入端和四个非延迟数据输入端；第一级电路的关键路径时间延迟为三级异或门延迟，第二级电路的关键路径时间延迟为两级异或门延迟；第一级电路包括三个进位存储输出端、三个和值输出端、一个进位输入端和一个进位输出端，第二级电路包括两个进位存储输出端和两个和值输出端；第一级电路的两个和值输出端依次连接第二级电路的两个非延迟数据输入端，第一级电路的另一个和值输出端连接第二级电路的一个可延迟数据输入端，第二级电路的另两个非延迟数据输入端依次对应两个低位第一类中间进位输入端，第二级电路的另一个可延迟数据输入端对应低位第二类中间进位输入端；第一级电路的两个进位存储输出端依次连接两个高位第一类中间进位输出端，第一级电路的另一个进位存储输出端连接高位的第二类中间进位输入端；第一级电路的进位输入端对应低位第一类中间进位输入端，第一级电路的进位输出端对应高位第一类中间进位输出端。

【技术特征摘要】
1.一种10:4进位存储加法器，包括第一级电路和第二级电路，所述的第一级电路包括十个数据输入端，第二级电路包括六个数据输入端，六个数据输入端包括两个可延迟数据输入端和四个非延迟数据输入端；第一级电路的关键路径时间延迟为三级异或门延迟，第二级电路的关键路径时间延迟为两级异或门延迟；第一级电路包括三个进位存储输出端、三个和值输出端、一个进位输入端和一个进位输出端，第二级电路包括两个进位存储输出端和两个和值输出端；第一级电路的两个和值输出端依次连接第二级电路的两个非延迟数据输入端，第一级电路的另一个和值输出端连接第二级电路的一个可延迟数据输入端，第二级电路的另两个非延迟数据输入端依次对应两个低位第一类中间进位输入端，第二级电路的另一个可延迟数据输入端对应低位第二类中间进位输入端；第一级电路的两个进位存储输出端依次连接两个高位第一类中间进位输出端，第一级电路的另一个进位存储输出端连接高位的第二类中间进位输入端；第一级电路的进位输入端对应低位第一类中间进位输入端，第一级电路的进位输出端对应高位第一类中间进位输出端。2.根据权利要求1所述的一种10:4进位存储加法器，其特征在于：所述的第一级电路包括两个3:2进位存储加法器和一个4:2进位存储加法器，两个3:2进位存储加法器的和值输出端依次连接第二级电路的两个数据输入端，两个3:2进位存储加法器的进位存储输出端依次对应两个高位第一类中间进位输出端；4:2进位存储加法器的进位存储输出端对应高位第二类中间进位输出端，其和值输出端连接第二级电路的一个可延迟数据输入端；4:2进位存储加法器进位输入端对应低位第一类中间进位输入端，4:2进位存储加法器的进位输出端对应高位第一类中间进位输出端。3.根据权利要求1所述的一种10:4进位存储加法器，其特征在于：所述的第二级电路包括两个3:2进位存储加法器，每一个3:2进位存储加法器均包括一个可延迟数据输入端；一个3:2进位存储加法器的可延迟数据输入端连接第一级电路的一个进位存储输出端，另一个3:2进位存储加法器的可延迟数据输入端对应低位第二类中间进位输入端。4.根据权利要求2或3所述的一种10:4进位存储加法器，其特征在于：所述的3:2进位存储加法器包括三个数据输入端、一个和值输出端、一个进位存储输出端、两级异或门和一个选择器，三个数据输入端包括一个可延迟数据输入端和两个非延迟数据输入端，第一级异或门的两个输入端依次对应两个非延迟数据输入端，选择器的两个输入端依次对应可延迟数据输入端和一个非延迟数据输入端，另一个输入端连接第一级异或门的输出端，第二级异或门的一个输入端对应可延迟数据输入端，另一个输入端连接第一级异或门的输出端。5.根据权利要求2所述的一种10:...

【专利技术属性】
技术研发人员：王军，
申请(专利权)人：山东理工大学，
类型：发明
国别省市：山东,37