半导体装置制造方法及图纸

本发明专利技术提供一种半导体装置，其为沟槽栅型半导体装置，能够充分消除耐压与通态电压的折中，还能够降低反馈电容。半导体装置具有：半导体基板，其层叠有第一半导体区域、第二半导体区域、第三半导体区域、以及第四半导体区域；绝缘膜，其配置于从第四半导体区域的上表面延伸并贯通第四半导体区域以及第三半导体区域而到达第二半导体区域的槽的内壁上；控制电极，其在槽的侧面与第三半导体区域的侧面对置地配置于绝缘膜上；第一主电极，其与第一半导体区域电连接；第二主电极，其与第三半导体区域以及第四半导体区域电连接；以及底面电极，其在槽的底面与控制电极间隔开地配置于绝缘膜之上，并与第二主电极电连接，在俯视观察时，槽在延伸方向上的长度在槽的宽度以上，且槽的宽度比相邻的槽之间的间隔大。

Semiconductor device

The invention provides a semiconductor device, which is a grooved gate type semiconductor device, which can fully eliminate the compromise of the voltage and state voltage, and can also reduce the feedback capacitance. A semiconductor device has: a semiconductor substrate with a first semiconductor region, second semiconductor regions, third semiconductor regions, and fourth semiconductor regions; an insulating film, which is configured to extend from the upper surface of the fourth semiconductor region and through the fourth semiconductor region to reach the second half by the three semiconductor region. The inner wall of a slot in a conductor area; the control electrode is disposed on the insulating film on the side of the slot and the side of the third semiconductor region; the first main electrode is electrically connected with the first semiconductor region; the second main electrode is electrically connected with the third semiconductor region and the fourth semiconductor region; and the bottom electrode is used. The bottom of the slot is spaced apart from the control electrode, and is electrically connected with the second main electrode. In the overlooking observation, the length of the slot in the extension direction is above the width of the slot, and the width of the slot is larger than that between the adjacent grooves.

【技术实现步骤摘要】
半导体装置本申请是申请日为2014年09月19日、专利技术名称为“半导体装置”、申请号为201410484442.8的中国专利技术专利申请的分案申请。
本专利技术涉及一种进行开关动作的沟槽栅型半导体装置的构造。
技术介绍
绝缘栅型双极晶体管(IGBT)由于具有高输入阻抗、低通态电压，而用于马达驱动电路等。但是，在IGBT中，耐压与通态电压为折中的关系。因此，为了在将耐压保持得高的同时降低通态电压而提出了各种方法。例如，提出了如下结构：将n型层(以下称为“载流子蓄积层”)形成于基区与漂移区域之间，所述n型层杂质浓度比漂移区域高，且蓄积有空穴(hole)。根据该结构，阻碍了来自集电区的空穴到达发射电极，降低了通态电压(例如，参照专利文献1)。现有技术文献专利文献1：日本特开2002-353456号公报然而，为了实现具有载流子蓄积层的半导体装置，需要形成载流子蓄积层的工艺，从而半导体装置的制造工序增大。另外，在将杂质浓度比漂移区域高的载流子蓄积层配置到半导体装置的方法中存在如下问题：耗尽层难以良好地扩展，不能完全消除耐压与通态电压的折中。因此，本申请人发现了通过在IGBT中扩大槽的宽度来降低通态电阻。但是存在如下问题：在扩大了槽的宽度的结构的IGBT中，反馈电容Crss增大。
技术实现思路
本专利技术是鉴于这样的问题点而完成的，目的在于提供一种能够充分消除耐压与通态电压的折中，还降低了反馈电容的沟槽栅型半导体装置。根据本专利技术的一方式，提供一种半导体装置，其特征在于，具有：第一导电型的第一半导体区域；第二导电型的第二半导体区域，其配置于所述第一半导体区域上；第一导电型的第三半导体区域，其配置于所述第二半导体区域上；第二导电型的第四半导体区域，其配置于所述第三半导体区域上；绝缘膜，其配置于从所述第四半导体区域的上表面延伸并贯通所述第四半导体区域以及所述第三半导体区域而到达所述第二半导体区域的槽的内壁上；控制电极，其在所述槽的侧面配置于所述绝缘膜上，并与所述第三半导体区域对置；第一主电极，其与所述第一半导体区域电连接；以及第二主电极，其与所述第四半导体区域电连接，所述槽的宽度相对于所述第三半导体区域的与所述第二主电极接触的宽度之比为1以上。根据本专利技术的另一方式，提供一种半导体装置，其特征在于，具有：第一导电型的第一半导体区域；第二导电型的第二半导体区域，其配置于所述第一半导体区域上；第一导电型的第三半导体区域，其配置于所述第二半导体区域上；第二导电型的第四半导体区域，其配置于所述第三半导体区域上；绝缘膜，其配置于从所述第四半导体区域的上表面延伸并贯通所述第四半导体区域以及所述第三半导体区域而到达所述第二半导体区域的槽的内壁上；控制电极，其在所述槽的侧面配置于所述绝缘膜上，并与所述第三半导体区域对置；第一主电极，其与所述第一半导体区域电连接；以及第二主电极，其与所述第四半导体区域电连接，所述第二半导体区域与所述第三半导体区域的界面延长上的所述槽的总面积相对于所述第三半导体区域的与所述第二主电极接触的区域的总面积之比为1以上。专利技术效果根据本专利技术，提供一种能够充分消除耐压与通态电压的折中，还能够降低反馈电容的沟槽栅型半导体装置。附图说明图1是表示本专利技术的实施方式涉及的半导体装置的结构的示意剖视图。图2是表示本专利技术的实施方式涉及的半导体装置的槽的宽度、与集电极－发射极间电压以及集电极－发射极间饱和电压的关系的图表。图3是表示在半导体装置中空穴蓄积的样子的模拟结果，图3的(a)是槽的宽度为2μm的情况，图3的(b)是槽的宽度为1μm的情况。图4是槽周边的电位分布的模拟结果，图4的(a)是槽的宽度为2μm的情况，图4的(b)是槽的宽度为1μm的情况。图5是表示本专利技术的实施方式涉及的半导体装置的槽的宽度、与集电极－发射极间电压以及集电极－发射极间饱和电压的关系的另一图表。图6是表示本专利技术的实施方式涉及的半导体装置的槽的宽度相对于基区的与发射电极接触的宽度之比、与集电极－发射极间耐压VCES以及集电极－发射极间饱和电压Vcesat的关系的图表。图7是表示本专利技术的第一实施方式涉及的半导体装置的发射电极的配置例的示意立体图。图8是表示本专利技术的第一实施方式涉及的半导体装置的发射电极的其他配置例的示意立体图。图9是表示本专利技术的第一实施方式涉及的半导体装置的结构的示意俯视图。图10是与图9所示的XI－XI部对应的、表示连接槽55a与外侧槽55b的示意剖视图。图11是表示本专利技术的第一实施方式涉及的半导体装置的比较例的半导体装置的结构的示意剖视图。图12是用于说明本专利技术的第一实施方式涉及的半导体装置的制造方法的示意工序剖视图(其1)。图13是用于说明本专利技术的第一实施方式涉及的半导体装置的制造方法的示意工序剖视图(其2)。图14是用于说明本专利技术的第一实施方式涉及的半导体装置的制造方法的示意工序剖视图(其3)。图15是用于说明本专利技术的第一实施方式涉及的半导体装置的制造方法的示意工序剖视图(其4)。图16是用于说明本专利技术的第一实施方式涉及的半导体装置的制造方法的示意工序剖视图(其5)。图17是表示本专利技术的第一实施方式的变形例涉及的半导体装置的结构的示意剖视图。图18是表示本专利技术的第一实施方式的其他变形例涉及的半导体装置的结构的示意剖视图。图19是表示本专利技术的其他实施方式涉及的半导体装置的结构的示意剖视图。图20是表示本专利技术的其他实施方式涉及的半导体装置的结构的示意剖视图。图21是表示图8中的漂移区域20与基区30的界面延长上的槽的与发射电极90对置的总面积、和与发射电极90接触的基区30的总面积的相关部位的图。图22是表示本专利技术的第二实施方式涉及的半导体装置的结构的示意剖视图。具体实施方式接下来，参照附图对本专利技术的实施方式进行说明。在以下附图的记载中，对同一或类似的部分标注同一或类似的标号。但是，附图是示意图，应该注意厚度与平面尺寸的关系、各部长度的比率等与现实不同。因此，具体的尺寸应该参酌以下的说明来进行判断。另外，在附图相互之间当然也包括彼此的尺寸的关系和比率不同的部分。另外，以下所示的实施方式对用于使该专利技术的技术思想具体化的装置和方法进行例示，该专利技术的技术思想并非将构成部件的形状、构造、配置等特定于下述内容。该专利技术的实施方式在权利要求的范围内能够加以各种变更。图1所示的本专利技术的第一实施方式涉及的半导体装置1具有：第一导电型的第一半导体区域10；配置于第一半导体区域10上的第二导电型的第二半导体区域20；配置于第二半导体区域20上的第一导电型的第三半导体区域30；彼此分开地配置于第三半导体区域30上的第二导电型的第四半导体区域40；绝缘膜50，其配置于从第四半导体区域40的上表面延伸并贯通第四半导体区域40以及第三半导体区域30而到达第二半导体区域20的槽的内壁上，并与槽的底部以及第三半导体区域30的侧面对置；控制电极60，其在槽的内部配置于绝缘膜50上；第一主电极80，其与第一半导体区域10电连接；以及第二主电极90，其与第三半导体区域30以及第四半导体区域40电连接。第一导电型与第二导电型为彼此相反的导电型。即，如果第一导电型是n型，则第二导电型是p型，如果第一导电型是p型，则第二导电型是n型。以下，对第一导电型是p型，第二导电型是n型的情况进行本文档来自技高网...

【技术保护点】
1.一种半导体装置，其特征在于，具有：第一导电型的第一半导体区域；第二导电型的第二半导体区域，其配置于所述第一半导体区域之上；第一导电型的第三半导体区域，其配置于所述第二半导体区域之上；第二导电型的第四半导体区域，其配置于所述第三半导体区域之上；绝缘膜，其配置于从所述第四半导体区域的上表面延伸并贯通所述第四半导体区域以及所述第三半导体区域而到达所述第二半导体区域的槽的内壁上；控制电极，其在所述槽的侧面配置于所述绝缘膜上，并与所述第三半导体区域对置；第一主电极，其与所述第一半导体区域电连接；以及第二主电极，其与所述第四半导体区域电连接，所述槽的宽度相对于所述第三半导体区域的与所述第二主电极接触的宽度之比为1以上，所述半导体装置具有连接槽，所述连接槽在包围活性区域的外周区域内将所述槽彼此连接，并且所述连接槽是遍及整体而比相邻的所述槽的间隔窄的槽宽，所述第四半导体区域不沿着所述连接槽设置，在所述连接槽的下方且在所述第二半导体区域的下方的区域中设置有所述第一半导体区域。

【技术特征摘要】
2013.09.20 JP JP2013-194834;2014.01.31 JP JP2014-01.一种半导体装置，其特征在于，具有：第一导电型的第一半导体区域；第二导电型的第二半导体区域，其配置于所述第一半导体区域之上；第一导电型的第三半导体区域，其配置于所述第二半导体区域之上；第二导电型的第四半导体区域，其配置于所述第三半导体区域之上；绝缘膜，其配置于从所述第四半导体区域的上表面延伸并贯通所述第四半导体区域以及所述第三半导体区域而到达所述第二半导体区域的槽的内壁上；控制电极，其在所述槽的侧面配置于所述绝缘膜上，并与所述第三半导体区域对置；第一主电极，其与所述第一半导体区域电连接；以及第二主电极，其与所述第四半导体区域电连接，所述槽的宽度相对于所述第三半导体区域的与所述第二主电极接触的宽度之比为1以上，所述半导体装置具有连接槽，所述连接槽在包围活性区域的外周区域内将所述槽彼此连接，并且所述连接槽是遍及整体而比相邻的所述槽的间隔窄的槽宽，所述第四半导体区域不沿着所述连接槽设置，在所述连接槽的下方且在所述第二半导体区域的下方的区域中设置有所述第一半导体区域。2.一种半导体装置，其特征在于，具有：第一导电型的第一半导体区域；第二导电型的第二半导体区域，其配置于所述第一半导体区域之上；第一导电型的第三半导体区域，其配置于所述第二半导体区域之上；第二导电型的第四半导体区域，其配置于所述第三半导体区域之上；绝缘膜，其配置于从所述第四半导体区域的上表面延伸并贯通所述第四半导体区域以及所述第三半导体区域而到达所述第二半导体区域的槽的内壁上；控制电极，其在所述槽的侧面配置于所述绝缘膜上，并与所述第三半导体区域对置；第一主电极，其与所述第一半导体区域电连接；以及第二主电极，其与所述第四...

【专利技术属性】
技术研发人员：小川嘉寿子，川尻智司，
申请(专利权)人：三垦电气株式会社，
类型：发明
国别省市：日本,JP