管芯和封装件、以及管芯的制造方法和封装件的生成方法技术

本发明专利技术低成本且高效率地提供核心数的比率适合于所有类型的计算机的封装件和构成封装件的管芯。管芯的组和封装件包含多个管芯，所述管芯具有加速器核心(21)和CPU核心(22)中的至少一方，还具有外部接口、存储器接口(24)至(26)、以及与其它管芯连接的管芯接口(23)。所述管芯的组包含含有所述加速器核心和所述CPU核心两者的第1类管芯和第2类管芯，所述加速器核心与所述CPU核心的核心数的比率在所述第1类管芯和所述第2类管芯中各不相同，此外，所述存储器接口包含与TCI符合的接口。此外，所述存储器接口还包含与HBM符合的接口。

Core and package, manufacturing method of tube core and method for generating package

The invention provides a low cost and high efficiency ratio of core numbers, which is suitable for all types of computer packages and the core of the package. The core group and the package contain a plurality of cores, which have at least one of the accelerator core (21) and the CPU core (22), and also have an external interface, a memory interface (24) to (26), and a core interface (23) connected to the other tube cores. The core group includes first types of core and second types of core containing the core of the accelerator and the CPU core. The ratio of the core of the accelerator to the core number of the CPU core is not the same in the first type tube core and the second type of tube core. In addition, the storage interface includes an interface with the TCI. In addition, the memory interface also includes an interface compatible with HBM.

【技术实现步骤摘要】
【国外来华专利技术】管芯和封装件、以及管芯的制造方法和封装件的生成方法
本专利技术涉及管芯和封装件、以及管芯的制造方法和封装件的生成方法。
技术介绍
在现有技术中，存在搭载了使用加速器核心(AcceleratorCore)或吞吐量核心(ThroughputCore)、以及CPU核心(中央处理器核心：CentralProcessingUnitCore)或延迟核心(LatencyCore)的封装件的各种计算机(参照专利文献1)。即，在现有技术中，考虑到加速器核心或吞吐量核心、以及CPU核心或延迟核心所具有的各自的特征，制造了与各种计算机的使用目的对应的封装件。现有技术文献专利文献专利文献1：日本特开2011-108140号公报。
技术实现思路
专利技术要解决的课题然而，加速器核心与CPU核心的核心数的比率根据应用程序的要求而不同，由于根据对应于主要的应用程序而被较多开发的计算机的类型所述核心数的比率各不相同，因此按计算机的每个类型来制造核心数的比率不同的管芯和封装件，所以成本高、效率低。本专利技术的目的在于低成本且高效率地提供核心数的比率适合于所有类型的计算机的封装件以及构成封装件的管芯的组。用于解决课题的方案为了实现上述目的，本专利技术的一个方式的管芯的组和封装件，所述管芯具有由CPU核心或延迟核心构成的第1核心、和由加速器核心或吞吐量核心构成的第2核心中的至少一方，所述管芯还具有外部接口、存储器接口、与其它管芯连接的管芯接口，所述管芯包含含有所述第1核心和所述第2核心两者的第1类管芯和第2类管芯，所述第1核心与所述第2核心的核心数的比率在所述第1类管芯和所述第2类管芯中各不相同。所述封装件包含至少1个所述管芯的组。所述存储器接口包含与非电接触地进行通信的标准符合的接口。所述存储器接口还包含与TCI符合的接口。所述存储器接口还包含与电接触地进行通信的3维层叠的下一代高速存储器符合的接口。所述存储器接口还包含与HBM符合的接口。所述存储器接口还包含与电接触地进行通信的通用存储器、以及DIMM(双列直插式存储器模块：DualInlineMemoryModule)符合的接口。所述存储器接口还包含与DDR4符合的接口。所述封装件还包含由各所述管芯接口相互连接的2个所述管芯。进而，在所述封装件中，相互连接的所述2个管芯是相同类型的。进而，在所述封装件中，相互连接的所述2个管芯是不同类型的。进而，所述2个管芯中的至少1个通过相互连接的所述管芯接口与另一个所述管芯连接。专利技术效果根据本专利技术能够低成本且高效率地提供适合于所有类型的计算机的封装件以及构成封装件的管芯。附图说明图1是示出本专利技术的一个实施方式的管芯的组的结构例的图。图2是示出图1的管芯的组中主管芯的高速存储器通信用的大型封装件的例子的图。图3是示出主管芯的小型封装件的例子的图。图4是示出连接了主管芯和多种类型的存储器的高速存储器通信用的大型封装件的例子的图。图5是示出连接了主管芯和多种类型的存储器的最大结构的封装件的例子的图。图6是示出使用GPIF使相同类型的管芯相互连接的例子的图。图7是示出使用GPIF使不同类型的管芯相互连接的例子的图。图8是示出使用GPIF使数量不同的不同类型的管芯相互连接的例子的图。图9是示出使用1个曝光掩模来制造4种类型的管芯的组的图。具体实施方式在本说明书的说明中，“非接触地进行通信”意味着进行通信的一个通信部与进行通信的另一个通信部相互不接触，并且不通过导电性部件(焊料、导电性粘接剂、导线等任1种以上)进行通信。此外，“接触地进行通信”意味着进行通信的一个通信部与进行通信的另一个通信部相互接触地进行通信，或者通过导电性构件(焊料、导电性粘接剂、导线等任1种以上)进行通信。此外，通信部是包含进行发送和接收的部分、仅进行发送的部分、以及仅进行接收的部分的概念。图1是示出本专利技术的一个实施方式的管芯的组的结构例的图。在图1的例子中，管芯的组构成为包含主管芯11、副管芯12、副管芯13、以及存储器接口用管芯14。图1(A)示出了主管芯11的结构。主管芯11具有加速器核心21、CPU核心22、GPIF(通用接口：GeneralPurposeInterface)23、TCI/MIF(直通芯片接口/存储器接口：ThruChipInterface/MemoryInterface)24、以及HBM/MIF(高带宽存储器/存储器接口：HighBandwidthMemory/MemoryInterface)25。在此，加速器核心21是采用能够得到大量的运算结果的小型众核结构的核心，具有延迟(从向装置请求数据传输等起到其结果被返回为止的延迟时间)大、但高吞吐量(计算机、网络在固定时间内能够处理的数据量大)的性质。CPU核心22是对OS(操作系统：OperatingSystem)的执行、网络控制·负荷调整、加速器控制·负荷分散调整等进行管理的大型核心，以低延迟进行复杂的运算处理。另外，在图1等的附图中，分别记载于加速器核心21和CPU核心22的“64”、“2048”的数字表示加速器核心21和CPU核心22各自的核心数。GPIF23是与其它的管芯连接的通用的管芯接口。TCI/MIF24是通过使用了磁场耦合的接近管芯间无线通信而与存储器非接触地进行通信的存储器接口。在与现有的有线通信方法进行比较的情况下，TCI具有以下优点：低功耗但是能够高速通信；因为是非电接触，所以不需要阻抗匹配；以及磁场耦合所需的天线能够在前工序中在晶圆内制成，不会增加后工序操作，因此对成品率没有影响。HBM/MIF25是TB/sec级的宽频带存储器接口。另外，虽然没有图示，但在包含主管芯的各种管芯中具有串行总线(PCIExpress)等的外部接口。图1(B)示出了副管芯12的结构。与主管芯11同样地，副管芯12具有加速器核心21、CPU核心22、GPIF23、TCI/MIF24、以及HBM/MIF25。这样，图1(B)的副管芯12的结构要素本身与图1(A)的主管芯11相同。但是，加速器核心21与CPU核心22的核心数的比率不同，即：在主管芯21中为2048比64，而在副管芯12中为256比256。此外，TCI/MIF24的个数也不同，即：在主管芯21中为4个，而在副管芯12中为2个。图1(C)示出了副管芯13的结构。副管芯13具有CPU核心22、GPIF23、以及HBM/MIF25。在副管芯13中，CPU核心22的核心数为64，不存在加速器核心21。换言之，图1(C)的副管芯13的加速器核心21与CPU核心22的核心数的比率为0比64，与图1(A)的主管芯11和图1(B)的副管芯12均不同。此外，在副管芯13中不存在TCI/MIF24(0个)，这一点也与主管芯11和副管芯12均不同。图1(D)示出了存储器接口用管芯14的结构。存储器接口用管芯14具有CPU核心22、GPIF23、DDR4/MIF(第四代双倍数据率同步动态随机存取存储器/存储器接口：DoubleDataRate4/MemoryInterface)26。DDR4/MIF26是与DDR4SDRAM(第四代双倍数据率同步动态随机存取存储器：Double-Data-Rate4SynchronousDynamicRandomAccessMemory)符合的存储本文档来自技高网...

【技术保护点】
1.一种管芯的组，所述管芯具有由CPU核心或延迟核心构成的第1核心、和由加速器核心或吞吐量核心构成的第2核心中的至少一方，所述管芯还具有外部接口、存储器接口、以及与其它管芯连接的管芯接口，所述管芯包含含有所述第1核心和所述第2核心两者的第1类管芯和第2类管芯，所述第1核心与所述第2核心的核心数的比率在所述第1类管芯和所述第2类管芯中各不相同。

【技术特征摘要】
【国外来华专利技术】1.一种管芯的组，所述管芯具有由CPU核心或延迟核心构成的第1核心、和由加速器核心或吞吐量核心构成的第2核心中的至少一方，所述管芯还具有外部接口、存储器接口、以及与其它管芯连接的管芯接口，所述管芯包含含有所述第1核心和所述第2核心两者的第1类管芯和第2类管芯，所述第1核心与所述第2核心的核心数的比率在所述第1类管芯和所述第2类管芯中各不相同。2.一种封装件，其包含至少1个权利要求1所述的所述管芯的组。3.根据权利要求2所述的封装件，其中，所述存储器接口包含与非电接触地进行通信的标准符合的接口。4.根据权利要求3所述的封装件，其中，所述存储器接口包含与TCI符合的接口。5.根据权利要求2至4中的任一项所述的封装件，其中，所述存储器接口还包含与电接触地进行通信的3维层叠的下一代高速存储器符合的接口。6.根据权利要求5所述的封装件，其中，所述存储器接口还包含与HBM符合的接口。7.根据权利要求2至6中的任一项所述的封装件，其中，所述存储器接口还包含与电接触地进行通信的通用存储器、以及DIMM(DualInlineMemoryModule，双列直插式存储器模块)符合的接口。8.根据权利要求7所述的封...

【专利技术属性】
技术研发人员：齐藤元章，
申请(专利权)人：PEZY计算股份有限公司，
类型：发明
国别省市：日本,JP