一种基于SoC的通用组合导航集成处理器架构制造技术

一种基于SoC的通用组合导航集成处理器架构，其特征包括SoC骨架，所述的SoC骨架内总线分为低速总线和高速总线，所述的低速总线连接、挂载包括若干GPIO模块，所述的高速总线连接、挂载包括数据处理核心、程序储存器与运行内存、调试接口与外部存储接口、高速通信接口；采用芯片集成的方式代替传统的分立元器件与板卡结构，大大降低系统体积重量与功耗；芯片集成多种方便复用的可编程配置接口，缩短设计周期，降低研发成本，增强通用性。

A SoC based integrated navigation integrated processor architecture

A universal integrated navigation integrated processor architecture based on SoC, characterized by the SoC skeleton, which is divided into a low speed bus and a high speed bus, the low speed bus connection, the mount including a number of GPIO modules, the high-speed bus connection, the mount including the data processing core, the program memory and the operation. Memory, debugging interface and external storage interface, high speed communication interface, using chip integration instead of traditional discrete components and board structure, greatly reduce the volume weight and power consumption of the system; chip integrated a variety of convenient and reusable programmable configuration interface, shorten the design cycle, reduce research and development costs, and enhance generality.

【技术实现步骤摘要】
一种基于SoC的通用组合导航集成处理器架构
本技术涉及集成处理器芯片领域，特别是一种基于SoC的通用组合导航集成处理器架构。
技术介绍
组合导航是将两种或以上导航系统组合起来使用的一种导航方式。组合导航系统一般以惯性导航系统为基础，综合无线电导航、天文导航、卫星导航等系统，利用多种信息源，互相补充，构成一种有多余度和导航精度更高的多功能系统。组合导航系统工作的流程为：处理器采集惯性传感器数据进行基本的惯性导航解算，与此同时处理器还需要采集其他导航系统的数据，定期对惯性导航解算做滤波补偿，降低惯性传感器误差带来的影响，提高导航精度。目前组合导航系统解算平台常用方案为如图1所示的数据处理器+接口板的形式。接口板根据特定任务要求，搭载特定种类与数量的外部接口，负责采集惯性传感器、其他导航系统的数据，按照任务设计对数据进行打包，然后通过高速总线接口传递给数据处理器进行组合导航解算与滤波。由于采用分立的元器件与板卡，组合导航系统体积、重量与功耗较大。并且，在面对不同任务需求，要求连接不同导航系统与设备的情况下，往往需要同时对接口板的硬件及软件进行重新设计，导致产品设计周期加长，成本提高。
技术实现思路
本技术的目的是为了克服现有技术的上述不足之处，而提供一种大大降低系统体积重量与功耗，设计周期短，研发成本低，通用性强的基于SoC的通用组合导航集成处理器架构。为实现上述技术目的，本技术的技术方案是：一种基于SoC的通用组合导航集成处理器架构，包括SoC骨架，所述的SoC骨架内总线分为低速总线和高速总线，所述的低速总线连接、挂载包括若干GPIO模块，所述的高速总线连接、挂载包括数据处理核心、程序储存器与运行内存、调试接口与外部存储接口、高速通信接口；所述的GPIO模块用于通过程序编辑实现自定义逻辑功能，或者配置为各类低速通信接口；所述的数据处理核心包括两个协同工作的精简指令集核心，一个用于惯性导航解算，另一个用于组合导航滤波，避免大运算量的滤波对基本的惯性导航解算造成影响；所述的程序储存器与运行内存，为数据处理核心提供储存空间与缓存；所述的调试接口用于芯片配置、导航解算程序的烧写、程序在线调试；所述的外部储存接口为EMIF接口，用于外接SRAM或者NORFLASH为集成处理器提供更多的内存和数据储存空间；所述的低速总线与高速总线通过总线桥连接，使得连接在高速总线上的数据处理核心能够同时访问高速、低速总线上挂载的接口与存储。所述的程序储存器与运行内存为储存空间大小为512KB的FLASH芯片和128KB的SRAM芯片。所述的数据处理核心为RISC-V精简指令集核心，单核主频500MHz，支持64位双精度浮点型运算。所述的高速通信接口为自适应10M/100M/1000M的以太网MAC接口。为了能够适配不同的应用要求，支持组合导航系统中如陀螺、加速度计、温度计、气压计、卫星导航系统、无线电导航系统等设备或子系统的接入，所述的GPIO模块可配置2个外部中断、4个RS-485/422接口、4个SPI接口、4个I2C接口、2个RS-232接口、8个PWM输入输出IO、6通道低速12位ADC。所述的高速总线上还配备了DMA控制器，用于帮助处理核心完成大数据量传输，解放运算资源。所述的低速总线上还挂载了定时器与看门狗模块，能够在不使用处理核心资源的情况下完成系统的定时与超时中断功能。本技术由于采用以上架构，与现有技术相比优点在于：（1）采用芯片集成的方式代替传统的分立元器件与板卡结构，大大降低系统体积重量与功耗。（2）芯片集成多种方便复用的可编程配置接口，缩短设计周期，降低研发成本，增强通用性。附图说明图1为现有组合导航解算平台常用方案图；图2为本技术的组合导航解算平台方案图；图3为本技术的组合导航集成处理器架构图；图4为本技术的GPIO模块内部结构。具体实施方式以下将结合说明书附图对本技术做进一步详细说明：如图3所示，本技术提供的一种基于SoC的通用组合导航集成处理器架构主要包括SoC骨架，所述的SoC骨架内总线分为低速总线和高速总线，所述的低速总线连接、挂载包括若干GPIO模块，所述的高速总线连接、挂载包括数据处理核心、程序储存器与运行内存、调试接口与外部存储接口、高速通信接口。所述的SoC骨架中，使用了高、低速总线相配合完成集成处理器内部各模块之间的连接，高速、低速总线之间使用总线桥连通，使得数据处理核心能够同时访问高、低速总线区域内的模块。所述的高速总线上挂载了处理器内部的程序储存器与运行内存，为数据处理核心提供高速的储存空间与缓存用于导航解算。组合导航算法程序量一般在几千行，考虑集成芯片面积约束，在其内部集成储存空间大小为512KB的FLASH、128KB的SRAM，另外，高速总线上还配备了DMA控制器，帮助处理核心完成大数据量传输，解放运算资源。低速总线上挂载了定时器与看门狗模块，能够在不使用处理核心资源的情况下完成系统的定时与超时中断功能。由于惯性导航能够提供比较多的导航参数,还能够提供全姿态信息参数，此外它还具有不受外界干扰，隐蔽性好等独特的优点这是其他导航系统所不能比拟的，所以大多数组合导航系统以惯性导航系统为主，而其他导航系统的作用更多在于补充惯性导航系统定位误差随时间积累的不足。在惯性导航系统中，每次解算需要约10万次浮点运算，每10ms解算一次；在采用卡尔曼滤波的组合导航系统中，以20维滤波器为例，每次滤波需要约500万次浮点运算，每10ms计算一次。由此可见组合导航滤波所需的运算量较大。因此，所述的数据处理核心，采用两个数据处理核心协同工作，一个专门负责完成运算量低、实时性要求强的惯性导航解算，另一个专门负责完成运算量较大，实时性要求较弱的组合导航滤波。避免大运算量的滤波占用惯性导航解算计算资源导致的实时性与精度下降。根据运算量与数据处理复杂度估算，数据处理核心选用采用RISC-V精简指令集核心，单核主频500MHz，支持64位双精度浮点型运算。为了方便与数据处理核心进行大容量强实时的数据交换，所述的高速总线上包含了调试接口、外部储存接口与高速通信接口。调试接口为芯片配置、导航解算程序的烧写、程序在线调试提供了途径。外部储存接口为EMIF接口，可以外接SRAM或者NORFLASH为集成处理器提供更多的内存和数据储存空间。所述的高速通信接口选择了自适应10M/100M/1000M的以太网MAC接口。所述的低速总线上，配置了能够按照程序设计实现对各类外设（如高精度ADC）的控制与数据采集的30个～80个GPIO模块。另外，为了能够适配不同的应用要求，支持组合导航系统中如陀螺、加速度计、温度计、气压计、卫星导航系统、无线电导航系统等设备或子系统的接入，低速输入输出模块内还集成了多种常用的低速接口模块，使得集成处理器能够从软件上将低速输入输出模块的GPIO模块配置为各种类型的低速通信接口。其最大可独立配置为：2个外部中断4个RS-485/422接口4个SPI接口4个I2C接口2个RS-232接口8个PWM输入输出IO接口6通道低速12位ADC。所述的GPIO模块的工作方式如图4所示，具体如下：图4中1为芯片物理引脚，2为二选一选通开关。整个模块的入口为总线胶合逻辑本文档来自技高网...

【技术保护点】
1.一种基于SoC的通用组合导航集成处理器架构，其特征包括SoC骨架，所述的SoC骨架内总线分为低速总线和高速总线，所述的低速总线连接、挂载包括若干GPIO模块，所述的高速总线连接、挂载包括数据处理核心、程序储存器与运行内存、调试接口与外部存储接口、高速通信接口；所述的GPIO模块用于通过程序编辑实现自定义逻辑功能，或者配置为各类低速通信接口；所述的数据处理核心包括两个协同工作的精简指令集核心，一个用于惯性导航解算，另一个用于组合导航滤波；所述的程序储存器与运行内存，为数据处理核心提供储存空间与缓存；所述的调试接口用于芯片配置、导航解算程序的烧写、程序在线调试；所述的外部储存接口为EMIF接口，用于外接SRAM或者NOR FLASH为集成处理器提供更多的内存和数据储存空间；所述的低速总线与高速总线通过总线桥连接，用于连接在高速总线上的数据处理核心能够同时访问高速、低速总线上挂载的接口与存储。

【技术特征摘要】
1.一种基于SoC的通用组合导航集成处理器架构，其特征包括SoC骨架，所述的SoC骨架内总线分为低速总线和高速总线，所述的低速总线连接、挂载包括若干GPIO模块，所述的高速总线连接、挂载包括数据处理核心、程序储存器与运行内存、调试接口与外部存储接口、高速通信接口；所述的GPIO模块用于通过程序编辑实现自定义逻辑功能，或者配置为各类低速通信接口；所述的数据处理核心包括两个协同工作的精简指令集核心，一个用于惯性导航解算，另一个用于组合导航滤波；所述的程序储存器与运行内存，为数据处理核心提供储存空间与缓存；所述的调试接口用于芯片配置、导航解算程序的烧写、程序在线调试；所述的外部储存接口为EMIF接口，用于外接SRAM或者NORFLASH为集成处理器提供更多的内存和数据储存空间；所述的低速总线与高速总线通过总线桥连接，用于连接在高速总线上的数据处理核心能够同时访问高速、低速总线上挂载的接口与存储。2.如权利要求1所述的一种基于SoC的通用组合导航集成处理器架构，其特征是所述的高速总线上还配备了DMA控制器。3.如权利要求1或2所述的一种基于SoC的通用组合导航集成处理器架构，其特征是所述的低速总线上还挂载了...

【专利技术属性】
技术研发人员：芦佳振，李爱夫，胡封林，卢佳振，高爽，
申请(专利权)人：湖南中部芯谷光电有限公司，
类型：新型
国别省市：湖南,43