接触插塞及其制造方法技术

一种方法包括形成晶体管，其中，形成晶体管包括在半导体区上方形成伪栅极堆叠件，以及形成第一层间电介质。伪栅极堆叠件位于第一ILD中，并且第一ILD覆盖半导体区中的源极/漏极区。该方法还包括去除伪栅极堆叠件以在第一ILD中形成沟槽，在沟槽中形成低k栅极间隔件，形成延伸到沟槽中的替换栅极电介质，形成金属层以填充沟槽，以及实施平坦化以去除替换栅极电介质和金属层的多余部分，以分别形成栅极电介质和金属栅极。然后在金属栅极的相对侧上形成源极区和漏极区。本发明专利技术实施例涉及接触插塞及其制造方法。

Contact plug and its manufacturing method

One method includes forming a transistor, wherein the forming transistor includes forming a pseudo gate stack over the semiconductor region and forming a first interlayer dielectric. The pseudo gate stack is located in the first ILD, and the first ILD covers the source / drain region in the semiconductor region. The method also includes removing the pseudo gate stack to form a groove in the first ILD, forming a low k gate spacer in the groove, forming a replacement gate dielectric extending into the groove, forming a metal layer to fill the groove, and carrying out the flattening to remove the superfluous parts of the replacement gate dielectric and metal layer to form a grid respectively. Polar dielectric and metal grid. Then, the source and drain regions are formed on the opposite side of the metal gate. The embodiment of the invention relates to a contact plug and a manufacturing method thereof.

【技术实现步骤摘要】
接触插塞及其制造方法
本专利技术实施例涉及接触插塞及其制造方法。
技术介绍
在晶体管的最近发展中，金属可用于形成接触插塞和金属栅极。接触插塞用于连接晶体管的源极区和漏极区以及栅极。源极/漏极接触插塞通常连接至源极/漏极硅化物区，其中，源极/漏极硅化物区通过沉积金属层，并且然后实施退火以使金属层与源极/漏极区中的硅反应来形成。栅极接触插塞用于连接至金属栅极。金属栅极的形成可以包括形成伪栅极堆叠件，去除伪栅极堆叠以形成开口，将金属材料填充到开口中，以及实施平坦化以去除多余的金属材料从而形成金属栅极。然后凹进金属栅极以形成凹槽，并且将介电硬掩模填充到凹槽中。当形成栅极接触插塞时，去除硬掩模，从而使得栅极接触插塞可以接触金属栅极。
技术实现思路
根据本专利技术的一些实施例，提供了一种形成半导体器件的方法，包括：形成晶体管，包括：在伪栅极的侧部上形成源极/漏极区；形成覆盖所述源极/漏极区的第一层间电介质(ILD)；去除所述伪栅极以在所述第一层间电介质中形成沟槽；形成延伸到所述沟槽中的栅极介电层；在所述栅极介电层上方形成金属材料；以及实施平坦化以去除所述栅极介电层和所述金属材料的多余部分，以分别形成栅极电介质和金属栅极；在所述第一层间电介质和所述金属栅极上方形成第二层间电介质，其中，在形成所述第二层间电介质时，所述金属栅极的顶面和所述第一层间电介质的顶面与上面的同一介电层的底面接触；形成电连接至所述源极/漏极区的源极/漏极接触插塞，其中，所述源极/漏极接触插塞穿过所述第一层间电介质和所述第二层间电介质；以及在所述金属栅极上方形成与所述金属栅极接触的栅极接触插塞。根据本专利技术的另一些实施例，还提供了一种形成半导体器件的方法，包括：形成晶体管，包括：在半导体区上方形成伪栅极堆叠件；形成第一层间电介质(ILD)，其中，所述伪栅极堆叠件位于所述第一层间电介质中，并且所述第一层间电介质覆盖所述半导体区中的源极/漏极区；去除所述伪栅极堆叠件以在所述第一层间电介质中形成沟槽；在所述沟槽中形成低k栅极间隔件；形成延伸到所述沟槽中的替换栅极电介质；形成金属层以填充所述沟槽；和实施平坦化以去除所述替换栅极电介质和所述金属层的多余部分，以分别形成栅极电介质和金属栅极；以及形成源极区和漏极区，其中，所述源极区和所述漏极区位于所述金属栅极的相对侧上。根据本专利技术的又一些实施例，还提供了一种半导体器件，包括：第一层间电介质(ILD)；第一栅极间隔件，位于所述第一层间电介质中；栅极电介质，位于所述第一栅极间隔件的相对部分之间的开口中；金属栅极，位于所述栅极电介质上方，其中，所述金属栅极的顶面、所述第一栅极间隔件的顶端和第一层间电介质的顶面与同一介电层的底面接触；第二层间电介质，位于所述第一层间电介质上方；源极/漏极区，与所述金属栅极相邻；源极/漏极接触插塞，位于所述源极/漏极区上方并电连接至所述源极/漏极区，其中，所述源极/漏极接触插塞穿过所述第一层间电介质和所述第二层间电介质；以及接触间隔件，围绕所述源极/漏极接触插塞。附图说明当结合附图进行阅读时，从以下详细描述可最佳地理解本专利技术的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。图1至21是根据一些实施例的形成晶体管的中间阶段的透视图和截面图。图22示出根据一些实施例的用于形成晶体管和接触插塞的工艺流程。具体实施方式以下公开内容提供了许多用于实现本专利技术的不同特征的许多不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。进一步地，为了便于描述，在此可以使用诸如“在…下方”、“在…之下”、“下部”、“在…上方”、“上部”等空间相对位置术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对位置术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对位置描述语可以同样地作出相应的解释。根据各个示例性实施例提供了晶体管及其形成方法。根据一些实施例示出了形成晶体管的中间阶段。讨论了一些实施例的一些变化。遍及各个视图和示例性实施例，相同的参考标号用于指代相同的元件。在所示的示例性实施例中，使用鳍式场效应晶体管(FinFET)的形成作为示例来解释本公开的构思。平面晶体管也可以采用本专利技术的构思。图1至图21示出根据本公开的一些实施例的形成FinFET的中间阶段的截面图和透视图。图1至图21中所示的步骤还在图22所示的工艺流程中示意性地示出。图1示出初始结构的透视图。初始结构包括晶圆10，其中，晶圆10进一步包括衬底20。衬底20可以是半导体衬底，其中，半导体衬底可以是硅衬底、硅锗衬底或由其他半导体材料形成的衬底。衬底20可以掺杂有p型杂质或n型杂质。诸如浅沟槽隔离(STI)区的隔离区22可以形成为从衬底20的顶面延伸进入衬底20中，其中，衬底20的顶面是晶圆10的主要表面10A。位于相邻的STI区22之间的衬底20的部分称为半导体带24。根据一些示例性实施例，半导体带24的顶面和STI区22的顶面基本上彼此齐平。STI区22可以包括衬垫氧化物(未示出)，其中，衬垫氧化物可以是通过衬底20的表面层的热氧化形成的热氧化物。衬垫氧化物还可以是使用例如原子层沉积(ALD)、高密度等离子体化学汽相沉积(HDPCVD)或化学汽相沉积(CVD)形成的沉积的氧化硅层。STI区22还可以包括位于衬垫氧化物上方的介电材料，其中介电材料可以使用可流动化学汽相沉积(FCVD)、旋涂等形成。参考图2，凹进STI区22，从而使得半导体带24的顶部部分比STI区22的顶面更高地突出，以形成突出鳍24'。可以使用干蚀刻工艺实施蚀刻，其中HF3和NH3用作蚀刻气体。在蚀刻工艺期间，可以产生等离子体。还可以包括氩气。根据本公开的可选实施例，使用湿蚀刻工艺实施STI区22的凹进。例如，蚀刻化学物质可以包括HF。参考图3，在(突出)鳍24'的顶面和侧壁上形成伪栅极堆叠件30。应当理解，虽然为了清楚起见，示出了一个伪栅极堆叠件30，但是可以形成多个彼此平行的伪栅极堆叠件，其中，多个伪栅极堆叠件横跨相同的半导体鳍24'。伪栅极堆叠件30可以包括伪栅极电介质32和位于伪栅极电介质32上方的伪栅电极34。例如，可以使用多晶硅形成伪栅电极34，并且还可以使用其他材料。伪栅极堆叠件30还可以包括位于伪栅电极34上方的一个(或多个)硬掩模层36。硬掩模层36可以由氮化硅、碳氮化硅等形成。伪栅极堆叠件30可以横跨在一个或多个突出鳍24'和/或STI区22的上方。伪栅极堆叠件30的纵向方向垂直于突出鳍24'的纵向方向。接下来，在伪栅极堆叠件30的侧壁上形成栅极间隔件38。根据本公开的一些实本文档来自技高网...

【技术保护点】
1.一种形成半导体器件的方法，包括：形成晶体管，包括：在伪栅极的侧部上形成源极/漏极区；形成覆盖所述源极/漏极区的第一层间电介质(ILD)；去除所述伪栅极以在所述第一层间电介质中形成沟槽；形成延伸到所述沟槽中的栅极介电层；在所述栅极介电层上方形成金属材料；以及实施平坦化以去除所述栅极介电层和所述金属材料的多余部分，以分别形成栅极电介质和金属栅极；在所述第一层间电介质和所述金属栅极上方形成第二层间电介质，其中，在形成所述第二层间电介质时，所述金属栅极的顶面和所述第一层间电介质的顶面与上面的同一介电层的底面接触；形成电连接至所述源极/漏极区的源极/漏极接触插塞，其中，所述源极/漏极接触插塞穿过所述第一层间电介质和所述第二层间电介质；以及在所述金属栅极上方形成与所述金属栅极接触的栅极接触插塞。

【技术特征摘要】
2017.01.09 US 62/443,885;2017.06.01 US 15/610,9811.一种形成半导体器件的方法，包括：形成晶体管，包括：在伪栅极的侧部上形成源极/漏极区；形成覆盖所述源极/漏极区的第一层间电介质(ILD)；去除所述伪栅极以在所述第一层间电介质中形成沟槽；形成延伸到所述沟槽中的栅极介电层；在所述栅极介电层上方形成金属材料；以及实施平坦化以去除所述栅极介电层和所述金属材料的多余部分，以分别形成栅极电介质和金属栅极；在所述第一层间电介质和所述金属栅极上方形成第二层间电介质，其中，在形成所述第二层间电介质时，所述金属栅极的顶面和所述第一层间电介质的顶面与上面的同一介电层的底面接触；形成电连接至所述源极/漏极区的源极/漏极接触插塞，其中，所述源极/漏极接触插塞穿过所述第一层间电介质和所述第二层间电介质；以及在所述金属栅极上方形成与所述金属栅极接触的栅极接触插塞。2.根据权利要求1所述的方法，还包括：在形成所述栅极介电层之前，在所述沟槽中形成栅极间隔件。3.根据权利要求2所述的方法，其中，形成所述栅极间隔件包括形成低k介电间隔件。4.根据权利要求1所述的方法，其中，所述第二层间电介质位于所述第一层间电介质上方并与所述第一层间电介质接触。5.根据权利要求1所述的方法，还包括形成与所述金属栅极和所述第一层间电介质接触的介电掩模，其中，所述第二层间电介质位于所述介电掩模上方并与所述介电掩模接触。6.根据权利要求5所述的方法，其中，形成所述源极/漏极接触插塞包括：使用相同的蚀刻剂蚀刻所述第二层间电介质、所述介电掩模和所述第一层间电介质以形成源极/漏极接触开口；沉积具有延伸到所述源极/漏极接触开口中的部分的金属层；在所述金属层上方沉积金属氮化物阻挡层；实施退...

【专利技术属性】
技术研发人员：潘国华，许哲玮，陈华丰，林俊铭，彭陈锽，谢旻谚，巫嘉豪，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71