用于并行多步骤功率管理流程的指令和逻辑制造技术

本申请公开了用于并行多步骤功率管理流程的指令和逻辑。公开了并行多步骤功率管理流程装置和使用其的方法。在一个实施例中，集成电路包括：多个处理实体，用于执行操作；功率控制器，耦合到多个处理实体以控制多个处理实体的功率管理；以及多个代理，其中多个代理中的每一个能操作以通过响应于接收自功率控制器的多个请求而使用调度器分别地调度并且执行多个功率控制流程阶段来执行处理实体中的一个的功率控制流程，并且每个代理能操作以在完成多个功率控制流程阶段时发送多个确认，每个阶段有一个确认。

【技术实现步骤摘要】
用于并行多步骤功率管理流程的指令和逻辑专利
本公开涉及处理逻辑、微处理器以及相关联的指令集架构领域，当由处理器或其他处理逻辑执行该指令集架构时，该指令集架构执行逻辑、数学或其他功能性操作。相关技术的描述功率管理用于电气设备，诸如，例如，处理器、芯片上系统(SoC)和其他集成电路，以减少功耗。功率的减少通常通过当设备是较不活动或不活动时关闭设备或将设备的全部或部分置于较低的功率状态来完成。即，当没有有用的被执行时，可以使设备的各个部分掉电以节约能量。一些设备具有多个功率管理状态。例如，一些处理器具有多个空闲状态，被称为C状态。在一个实现方式中，存在六个C状态，即C0-C6，其中C0是具有全部功率和性能的活动状态，并且C6是全部处理器的功率被关闭的深睡眠状态并且处理器状态被保存在小存储器中。为了进入降低的功耗状态中的一个，在一个实现方式中，功率控制单元(PCU)或P单元，穿过有限状态机(FSM)的多个阶段并且将功率管理流程的每个阶段串行地传递给核或被管理的知识产权(IP)单元。在开始新阶段之前，PCU等待直到核已经完成执行每个阶段。在每个阶段被完成之后，核发送指示功率阶段已经被完成的确认。响应于确认，PCU开始发送用于下一阶段的通信。当阶段被执行时，在PCU与核之间串行地进行的来回通信具有最高性能成本。附图说明在附图中的诸个图中通过示例而非限制地示出各个实施例：图1A是根据一个实施例的系统的框图；图1B是根据一个实施例的系统的框图；图1C是根据一个实施例的系统的框图；图2是根据一个实施例的处理器的框图；图3A示出根据一个实施例的紧缩数据类型；图3B示出根据一个实施例的紧缩数据类型；图3C示出根据一个实施例的紧缩数据类型；图3D示出根据一个实施例的指令编码；图3E示出根据一个实施例的指令编码；图3F示出根据一个实施例的指令编码；图4A示出根据一个实施例的处理器微架构的要素；图4B示出根据一个实施例的处理器微架构的要素；图5是根据一个实施例的处理器的框图；图6是根据一个实施例的计算机系统的框图；图7是根据一个实施例的计算机系统的框图；图8是根据一个实施例的计算机系统的框图；图9是根据一个实施例的芯片上系统的框图；图10是根据一个实施例的处理器的框图；图11是根据一个实施例的IP核开发系统的框图；图12示出根据一个实施例的架构仿真系统。图13示出根据一个实施例的用于转换指令的系统。图14是根据实施例的处理器的框图。图15示出向核供电的一个实施例。图16示出对核的时钟信号的时钟门控的一个实施例。图17示出五个FSM阶段的一个实施例。图18是用于将核置于静默状态的FSM过程的一个实施例的流程图。图19是用于阻止到核的一个或多个接口的FSM过程的一个实施例的流程图。图20是用于停止对核提供时钟的FSM过程的一个实施例的流程图。图21是用于退出降低的功耗状态的FSM过程的一个实施例的流程图。图22是用于使核恢复执行指令的FSM过程的一个实施例的流程图。图23示出掉电流程的一个实施例的对五个请求的并行的发送，每个阶段有一个请求，作为一个消息的一部分。详细描述描述了多阶段功率控制流程和用于执行多阶段功率控制流程的方法。在一个实施例中，功率控制流程是用于将设备的一部分(诸如，例如，集成电路(例如，处理器、芯片上系统(SoC)等))置于睡眠状态的流程。设备的一部分可以是例如核、控制器、处理单元或知识产权(IP)块。在一个实施例中，睡眠状态是深睡眠状态(例如，C6C状态)。在另一实施例中，功率控制流程是用于执行关于组件的动态电压和频率缩放(DVFS)的流程。在一个实施例中，处理逻辑执行处理器、计算机系统或其他处理装置内或与其相关联的功率控制流程。在以下描述中，陈述了诸如处理逻辑、处理器类型、微架构条件、事件、启用机制等众多特定细节，以提供对本专利技术实施例的更透彻理解。然而，本领域技术人员将领会，没有这些具体细节也可实施本专利技术。此外，没有详细示出一些公知的结构、电路等，以避免不必要地使本专利技术的多个实施例模糊。虽然参照处理器来描述下列各实施例，但是，其他实施例也适用于其他类型的集成电路和逻辑器件。本专利技术的实施例的类似技术和教导可应用于其他类型的电路或半导体器件，这些其他类型的电路或半导体器件可受益于更高的流水线吞吐量和改善的性能。本专利技术的实施例的教导适用于执行数据操纵的任何处理器或机器。然而，本专利技术不限于执行512位、256位、128位、64位、32位或16位数据操作的处理器或机器，并且可适用于执行数据操纵或管理的任何处理器和机器。另外，下列描述提供了示例，并且为了进行说明，所附附图示出各种示例。然而，这些示例不应当被理解为是限制性意义的，因为它们仅仅旨在提供本专利技术的诸个实施例的示例，而并非提供本专利技术的实施例的所有可能实现的详尽列表。虽然下述的示例是在执行单元和逻辑电路情境下描述指令处理和分配，但本专利技术的其他实施例也可通过存储在机器可读有形介质上的数据或指令来完成，这些数据或指令在被机器执行时使得机器执行与本专利技术至少一个实施例相一致的功能。在一个实施例中，与本专利技术的多个实施例相关联的功能被具体化在机器可执行指令中。这些指令可用来使通过这些指令而被编程的通用处理器或专用处理器执行本专利技术的步骤。本专利技术的多个实施例也可以作为计算机程序产品或软件来提供，该计算机程序产品或软件可包括其上存储有指令的机器或计算机可读介质，这些指令可被用来对计算机(或其他电子设备)进行编程以执行根据本专利技术的多个实施例的一个或多个操作。或者，本专利技术的多个实施例的多个步骤可由包含用于执行这些步骤的固定功能逻辑的专用硬件组件来执行，或由经编程的计算机组件以及固定功能硬件组件的任何组合来执行。可将用于对逻辑进行编程以执行本专利技术的多个实施例的指令存储在系统中的存储器(诸如，DRAM、高速缓存、闪存、或其他存储设备)内。此外，指令可经由网络或通过其他计算机可读介质来分配。因此，机器可读介质可包括用于以机器(例如，计算机)可读的形式存储或发送信息的任何机制，但不限于：软盘、光盘、紧致盘只读存储器(CD-ROM)、磁光盘、只读存储器(ROM)、随机存取存储器(RAM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、磁卡或光卡、闪存、或在互联网上经由电、光、声、或其他形式的传播信号(例如，载波、红外信号、数字信号等)发送信息中所使用的有形的机器可读存储器。因此，计算机可读介质包括适用于存储或发送机器(例如，计算机)可读形式的电子指令或信息的任何类型的有形的机器可读介质。设计会经历多个阶段，从创建到仿真到制造。表示设计的数据可以用多种方式来表示该设计。首先，像仿真中有用的那样，可以使用硬件描述语言或另一功能性描述语言来表示硬件。此外，可以在设计过程的一些阶段产生具有逻辑和/或晶体管门的电路级模型。此外，大多数设计在某个阶段都达到表示硬件模型中各种设备的物理布置的数据的层级。在使用常规半导体制造技术的情况下，表示硬件模型的数据可以是指定在用于制造集成电路的掩模的不同掩模层上存在或不存在各种各样特征的数据。在任何的设计表示中，数据可被存储在任何形式的机器可读介质中。存储器或磁/光存储器(诸如，盘)可以是存储信息的机器可读介质，这些信息是本文档来自技高网...

【技术保护点】
1.一种用于在计算系统中使用的集成电路，所述集成电路包括：多个处理实体，用于执行操作；功率控制器，耦合到所述多个处理实体以控制所述多个处理实体的功率管理；以及多个代理，所述多个代理中的每一个用于通过响应于来自所述功率控制器的多个并行的请求而使用调度器分别地调度并且执行多个功率控制流程阶段来执行所述处理实体中的一个的功率控制流程，每个代理能操作以在完成所述多个功率控制流程阶段时并行地发送多个确认，每个阶段有一个确认。

【技术特征摘要】
2016.12.09 US 15/374,6841.一种用于在计算系统中使用的集成电路，所述集成电路包括：多个处理实体，用于执行操作；功率控制器，耦合到所述多个处理实体以控制所述多个处理实体的功率管理；以及多个代理，所述多个代理中的每一个用于通过响应于来自所述功率控制器的多个并行的请求而使用调度器分别地调度并且执行多个功率控制流程阶段来执行所述处理实体中的一个的功率控制流程，每个代理能操作以在完成所述多个功率控制流程阶段时并行地发送多个确认，每个阶段有一个确认。2.如权利要求1所述的集成电路，其特征在于，所述多个处理实体包括至少一个核。3.如权利要求1所述的集成电路，其特征在于，所述多个处理实体包括存储器控制器。4.如权利要求1所述的集成电路，其特征在于，所述多个代理中的每一个能操作以仅在所有多个功率控制流程阶段已经被完成之后发送指示多个功率控制流程阶段的阶段已经被完成的确认。5.如权利要求1所述的集成电路，其特征在于，所述多个代理中的至少一个能操作以发送指示所述多个阶段中的一个或多个阶段的完成的确认的至少一个，所述一个或多个阶段曾由于与相关联的处理实体不相关而未为了其相关联的处理实体被执行。6.如权利要求1所述的集成电路，其特征在于，每个代理包括多个有限状态机(FSM)以为其相关联的处理实体执行功率控制流程，FSM中的每一个用于指定所述功率控制流程的一个阶段的操作，并且进一步其中每个代理响应于接收来自所述功率控制器的多个请求而访问FSM并且调度FSM指定的操作。7.如权利要求6所述的集成电路，其特征在于，所述多个FSM说明用于将处理实体中的一个转变为和转变出C6功率状态的操作。8.如权利要求6所述的集成电路，其特征在于，所述多个FSM说明用于使处理实体中的一个能经受电压和频率缩放的操作。9.如权利要求6所述的集成电路，其特征在于，所述多个FSM包括：第一FSM，用于指定与将核置于静默状态相关联的操作；第二FSM，用于指定与阻止到核的一个或多个接口相关联的操作；第三FSM，用于指定与停止核时钟相关联的操作；第四FSM，用于指定与退出核驻留的降低的功耗状态相关联的操作；以及第五FSM，用于指定与使核恢复执行指令相关联的操作。10.一种计算系统，在所述计算系统中执行功率控制，所述系统包括：互连；动态随机存取存储器(DRAM)，耦合到所述互连；以及处理器，耦合到所述互连，所述处理器包括：多个处理实体，用于执行操作，功率控制器，耦合到所述多个处理实体以控制所述多个处理实体的功率管理，以及多个代理，所述多个代理中的每一个用于通过响应于来自所述功率控制器的多个并行的请求而使用调度器分别地调度并且执行...

【专利技术属性】
技术研发人员：A·詹德勒，D·拉杰万，T·库济，D·穆拉，A·扎皮罗，N·泰尔，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US