基于PLL时钟模块的直流电压控制电路制造技术

本发明专利技术公开了一种基于PLL时钟模块的直流电压控制电路，由时钟生成电路、PLL时钟模块电路、脉宽发生电路和或选通电路组成。时钟生成电路对输入时钟信号倍频后输出基础时钟信号至PLL时钟模块电路；脉宽发生电路在零时延时钟的控制下输出粗调脉宽信号至PLL时钟模块电路；PLL时钟模块电路输出基础时钟信号的零时延时钟信号至脉宽发生电路，同时对基础时钟信号时延产生延时时钟信号，粗调脉宽信号在延时时钟信号的控制下生成延时脉宽信号；粗调脉宽信号和延时脉宽信号经或选通电路生成最终的直流电压控制信号。本发明专利技术解决了传统PWM型直流电压控制器PWM信号占空比的分辨率难以提高的缺点，具有较强的准确性、通用性以及适用性。

【技术实现步骤摘要】
基于PLL时钟模块的直流电压控制电路
本专利技术涉及电子
，具体是一种基于PLL时钟模块的直流电压控制电路。
技术介绍
脉宽调制(PulseWidthModulation,PWM)型直流电压变换器广泛应用于照相机、摄像机、PDA、手提电脑等便携式电子产品中。PWM型支路电压变换器有模拟和数字两种架构。模拟架构的产品面积小、功耗低，占市场的主流，但其对噪声很敏感；而数字设计架构可扩展性好，稳定性高，对外界的噪声相对不敏感，正好可以弥补模拟架构的缺点。从直流电压变换器的发展需求看，数字化控制技术是必须的。目前数字架构直流电压的设计中，普遍存在PWM信号占空比的分辨率难以提高的缺点。PPLL时钟模块是较高级FPGA产品中集成的专门用于时钟综合、消除时钟偏移和进行时钟相位调整的固件资源，利用PLL完成时钟倍频、分频、相移十分方便，给FPGA的系统时钟设计带来了方便。
技术实现思路
本专利技术的目的是提供一种基于PLL时钟模块的直流电压控制电路，在基础时钟信号不变的条件下可将直流电压控制信号占空比分辨率提高32倍。实现本专利技术目的的技术解决方案为：一种基于PLL时钟模块的直流电压控制电路，由时钟生成电路、PLL时钟模块电路、脉宽发生电路和或选通电路四个部分组成。时钟生成电路对输入时钟信号倍频后产生基础时钟信号；脉宽发生电路实现脉宽的粗调，输出粗调脉宽信号；PLL时钟模块电路对基础时钟信号时延生成延时时钟信号，粗调脉宽信号在延时时钟信号的控制下生成延时脉宽信号；粗调脉宽信号和延时脉宽信号经或选通电路输出最终的直流电压控制信号。本专利技术基于PLL时钟模块对基础时钟信号实现精确时延，相当于对基础时钟信号分频，在基础时钟信号不变的条件下提高了直流电压控制信号占空比分辨率。时钟生成电路由倍频器对输入时钟信号倍频生成基础时钟信号。脉宽发生电路由脉宽发生器在零时延时钟的控制下并经由数个D触发器生成粗调脉宽信号，实现脉宽的粗调。PLL时钟模块电路由1个PLL和1个D触发器组成，PLL输出基础时钟信号的零时延时钟信号至脉宽发生电路，同时实现对基础时钟信号进行相位分辨率为360°/32＝11.25°的精确时延，相当于对基础时钟信号32分频，在基础时钟不变的条件下将直流电压控制信号占空比分辨率提高了32倍，产生延时时钟信号，粗调脉宽信号在延时时钟信号的控制下生成延时脉宽信号。或选通电路由查找表(Look-Up-Table,LUT)实现逻辑或功能，粗调脉宽信号和延时脉宽信号经LUT输出最终的直流电压控制信号。本专利技术与现有技术相比，其显著优点为：本专利技术解决了传统PWM型直流电压控制器PWM信号占空比的分辨率难以提高的缺点，本专利技术通过PLL时钟模块电路实现对基础时钟信号的精确时延，相当于对基础时钟信号分频，在基础时钟信号不变的条件下提高了直流电压控制信号的占空比分辨率，具有较强的具有较强的准确性、通用性以及适用性。附图说明图1是DC/DC控制电路总体结构。图2是脉宽发生电路。图3是PLL时钟模块电路。图4是或选通电路。图5是脉宽发生电路输出波形。图6是PLL时钟模块电路输出波形。图7是或选通电路输出波形。具体实施方式以下参照附图对本专利技术进一步详细说明。本专利技术提供一种高分辨率的直流电压控制电路，总体结构如图1所示，该控制电路由时钟生成电路、PLL时钟模块电路、脉宽发生电路和或选通电路等四个部分组成。各部分具体电路图如图2至图5所示。首先将输入13位数组dc(12:0)分为高8位dc(12:5)和低5位dc(4:0)。在如图2所示的脉宽发生电路中，输入时钟信号CK的频率为250MHz，脉宽发生器在时钟CLK0的控制下由输入高8位数组dc(12:5)输出相应脉宽的粗调脉宽信号至DCM调制电路的DCM0和或选通电路的LUT中。在如图3所示的DCM调制电路中，DCM0输出CK的零时延时钟信号CLK0至脉宽发生电路的脉宽发生器中，同时根据输入低5位数组dc(4:0)对CK进行相位时延，具体的时延相位为delay＝dc(4:0)×360°/32，生成延时时钟信号。粗调脉宽信号在延时时钟信号的控制下生成延时脉宽信号。数组dc(4:0)和时延相位之间的关系如下表所示。LUT输入输出关系表在如图4所示的或选通电路中，由LUT实现逻辑或功能。LUT输入输出关系表如图7所示。控制LUT的A2、A3输入端为0，粗调脉宽信号和延时脉宽信号分别从A0、A1输入，LUT输出即为最终的直流电压控制信号。相当于粗调脉宽信号和延时脉宽信号分别控制直流电压控制信号的前沿和后沿。或选通电路的输出波形如图7所示。本文档来自技高网...

【技术保护点】
一种基于PLL时钟模块的直流电压控制电路，其特征在于：该控制电路由时钟生成电路、PLL时钟模块电路、脉宽发生电路和或选通电路组成；其中，时钟生成电路对输入时钟信号倍频后输出基础时钟信号至直流电压调制电路；脉宽发生电路在零时延时钟的控制下输出粗调脉宽信号至PLL时钟模块电路；PLL时钟模块电路输出基础时钟信号的零时延时钟信号至脉宽发生电路，并对基础时钟信号时延产生延时时钟信号，粗调脉宽信号在延时时钟信号的控制下生成延时脉宽信号；粗调脉宽信号和延时脉宽信号经或选通电路输出最终的直流电压控制信号。

【技术特征摘要】
1.一种基于PLL时钟模块的直流电压控制电路，其特征在于：该控制电路由时钟生成电路、PLL时钟模块电路、脉宽发生电路和或选通电路组成；其中，时钟生成电路对输入时钟信号倍频后输出基础时钟信号至直流电压调制电路；脉宽发生电路在零时延时钟的控制下输出粗调脉宽信号至PLL时钟模块电路；PLL时钟模块电路输出基础时钟信号的零时延时钟信号至脉宽发生电路，并对基础时钟信号时延产生延时时钟信号，粗调脉宽信号在延时时钟信号的控制下生成延时脉宽信号；粗调脉宽信号和延时脉宽信号经或选通电路输出最终的直流电压控制信号。2.根据权利要求1所述的基于PLL时钟模块的直流电压控制电路，其特征在于：所述PLL时钟模块电路由1个PLL和1个D触发器组成，PLL输出基础时钟信号的零时延时钟...

【专利技术属性】
技术研发人员：朱金瑞，潘琪，李洪涛，赵梦倩，刘裕，袁效鹏，
申请(专利权)人：南京理工大学，
类型：发明
国别省市：江苏,32