一种基于1T1R器件的计算阵列、运算电路及操作方法技术

本发明专利技术公开了一种基于1T1R器件的计算阵列、运算电路及操作方法，计算阵列包括：1T1R阵列以及外围电路；1T1R阵列用于实现运算并存储运算结果，外围电路用于传输数据及控制信号，从而控制1T1R阵列的运算及存储过程；运算电路分别用于实现一位全加器、多位逐位进位加法器及其优化设计、二位数据选择器、多位进位选择加法器以及多位pre‑calculation加法器；运算电路对应的操作方法分别通过控制1T1R器件初始化的电阻状态、字线输入信号、位线输入信号以及源线输入信号完成相应的运算及存储过程。本发明专利技术实现了计算与存储的融合，降低了集成电路的复杂性，可实现16种基本的布尔逻辑运算以及多种复杂运算。

A computing array, arithmetic circuit and operation method based on 1T1R device

The invention discloses a computing array, operation circuit and operation method based on 1T1R device. The calculation array includes: 1T1R array and peripheral circuit; 1T1R array is used to realize operation and store operation results. The peripheral circuit is used to transmit data and control signals, so as to control the operation and storage process of the 1T1R array; operation power. The circuit is used to implement a full adder, multiple bit by bit adder and its optimization design, two bit data selector, multiple bit selection adder and multi bit pre calculation adder. The operation methods corresponding to the operation circuit are respectively controlled by the electrical resistance state, word line input signal and bit line transmission initialized by the 1T1R device. The incoming signal and the input signal of the source line complete the corresponding operation and storage process. The invention realizes the integration of computation and storage, reduces the complexity of integrated circuits, and realizes 16 basic Boolean logic operations and a variety of complex operations.

【技术实现步骤摘要】
一种基于1T1R器件的计算阵列、运算电路及操作方法
本专利技术属于微电子器件领域，更具体地，涉及一种基于1T1R器件的计算阵列、运算电路及操作方法。
技术介绍
大数据时代，通过纳米晶体管逻辑器件尺寸微缩来提高计算性能的集成电路摩尔定律已难以延续，传统冯·诺依曼计算架构中存储与计算分离的瓶颈问题凸显，现有架构和器硬件无法满足信息爆炸式增长对超强计算能力的需求。阻变存储器RRAM(ResistiveRandomAccessMemory)具有低功耗、高速度、高集成度、兼具信息存储与计算功能等特性，可以突破现有电子器件发展中摩尔定律的限制，因而被广泛用于提高计算机数据处理速度的解决方案中；现有的工业化集成技术主要通过1T1R器件结构对阻变存储器RRAM进行应用。中国专利技术专利ZL2014203325960提出了一种非易失性布尔逻辑运算电路及其操作方法，该专利基于一种背靠背RRAM结构实现了非易失性布尔逻辑完备集，但是无法实现电路级联、电路集成以及更复杂的计算功能。
技术实现思路
针对现有技术的缺陷和改进需求，本专利技术提出了一种基于1T1R器件的计算阵列、运算电路及操作方法，其目的在于实现非易失性布尔逻辑运算完备集，并实现更多更复杂的计算功能，同时提高运算电路的兼容性并简化操作方法。为实现上述目的，按照本专利技术的第一方面，提供了一种基于1T1R器件的计算阵列，包括：1T1R阵列以及外围电路；1T1R阵列用于实现运算并存储运算结果，外围电路用于传输数据及控制信号，从而控制1T1R阵列的运算及存储过程。1T1R阵列包括以阵列形式排布的1T1R器件、字线WL(WriteLine)、位线BL(BitLine)以及源线SL(SourceLine)；1T1R器件的电阻状态包括：高阻态H(HighResistance)和低阻态L(LowResistance)；1T1R器件通过不同的电阻状态实现对信息的存储和处理；位于同一行的1T1R器件连接至同一位线，位于同一列的1T1R器件连接至相同的位线及源线，通过对字线WL、位线BL以及源线SL施加不同的信号以实现不同的运算并存储运算结果。1T1R器件包括一个晶体管和一个阻变元件；晶体管包括：基底、源极、漏极、绝缘层以及栅极，源极与源线SL相连接，栅极与字线WL相连接；阻变元件包括两端电极，其中一端电极与位线BL相连接，另一端电极与晶体管的漏极相连接；阻变元件具有堆叠结构，且具有非易失性电阻转变特性。1T1R器件的电阻状态在外加信号激励的作用下能够发生可逆的电阻状态转变，即在一种外加信号激励方式下，1T1R器件的电阻状态可以从高阻态转变为低阻态，在另一种外加信号激励方式下，1T1R器件的电阻状态可以从低阻态转变为高阻态；利用1T1R器件的两种电阻状态即可实现对信息的存储和处理。结合本专利技术的第一方面，在本专利技术第一方面的第一种实施方式中，1T1R器件的阻变元件为阻变存储器RRAM(ResistiveRandomAccessMemory)；阻变存储器包括：上电极、功能层和下电极；上电极与位线BL相连接，下电极与晶体管漏极相连接。外围电路包括：状态控制器、字线译码器、源线译码器、位线译码器、信号放大器、控制信号调制解调器以及数据传输电路，其中：状态控制器具有数据输入输出端Data、地址输入端Address、时钟信号输入端CLK、结果输入端、字线输出端、位线输出端、源线输出端以及次级输出端；状态控制器的数据输入输出端Data一方面用于输入计算数据，另一方面用于输出计算结果，状态控制器的地址输入端Address用于输入选定特定器件的地址信息，状态控制器的时钟信号输入端CLK用于输入控制计算时序的时钟信号，结果输入端用于输入上级电路产生的计算结果；状态控制器根据输入的数据、地址信息、时钟信号以及计算结果产生控制信号，或者输出最终的计算结果；字线译码器的输入端连接至状态控制器的字线输出端，字线译码器的输出端连接至1T1R阵列的字线；字线译码器对状态控制器产生的控制信号进行译码后，得到字线控制信号，并将字线控制信号通过1T1R阵列的字线输入到1T1R器件；位线译码器的输入端连接至状态控制器的位线输出端，位线译码器的输出端连接至1T1R阵列的位线；位线译码器对状态控制器产生的控制信号进行译码后，得到位线控制信号，并将位线控制信号通过1T1R阵列的位线输入到1T1R器件；源线译码器的输入端连接至状态控制器的源线输出端，源线译码器的输出端连接至1T1R阵列的源线；源线译码器对状态控制器产生的控制信号进行译码后，得到源线控制信号，并将源线控制信号通过1T1R阵列的源线输入到1T1R器件；字线控制信号、位线控制信号以及源线控制信号到共同施加到1T1R阵列，实现对1T1R阵列中1T1R器件状态的控制；信号放大器的输入端连接至1T1R阵列的位线；在读取1T1R阵列中存储的数据信息时，信号放大器将获取的1T1R器件存储的电阻信号转变为电压信号后输出到控制信号调制解调器；控制信号调制解调器的第一输入端连接至状态控制器的次级输出端，控制信号调制解调器的第二输入端连接至信号放大器的输出端；控制信号调制解调器对状态控制器产生的控制信号进行译码，得到下一级电路的控制信号，或者直接对信号放大器输出的数据电压信号进行传输；下一级电路为同一1T1R阵列中的下一个1T1R器件，或者为计算阵列中的下一个1T1R阵列；数据传输电路的输入端连接至控制信号调制解调器的输出端；数据传输电路将控制信号调制解调器输出的数据电压信号通过状态控制器的结果输入端反馈输出给状态控制器，或者将控制信号调制解调器输出的控制信号分别传输给下一级电路的字线译码器、位线译码器以及源线译码器。状态控制器的数据输入输出端Data、地址输入端Address以及时钟信号输入端CLK分别作为计算阵列的数据输入输出端、地址输入端以及时钟信号输入端。基于1T1R器件的计算阵列以外加电压脉冲作为输入信号来进行逻辑运算，以1T1R器件最终的电阻状态表征逻辑运算的结果；逻辑运算的结果能够非易失地存储在器件的电阻状态中，通过小电流(一般在纳安级)或者小电压(一般在0.2V以下)的读信号可以将该电阻状态读出，通过施加一定幅值和脉宽的电压脉冲对该电阻信号进行擦除。1T1R计算阵列通过对1T1R阵列的字线、源线以及位线施加不同的电压脉冲信号在1T1R器件上实现布尔逻辑运算。1T1R器件的初始化电阻状态定义为逻辑信号I，并且1T1R器件的初始化电阻状态为高阻态时I＝0，1T1R器件的初始化电阻状态为低阻态时I＝1；字线电平电压定义为逻辑信号VWL，并且给字线施加零电平脉冲时VWL＝0，给字线施加正向电压脉冲时VWL＝1；位线电平电压定义为逻辑信号VBL，并且给位线施加零电平脉冲时VBL＝0，给位线施加正向电压脉冲时，VBL＝1；源线电平电压定义为逻辑信号VSL，并且给源线施加零电平脉冲时VSL＝0，给源线施加正向电压脉冲时VSL＝1；1T1R器件上的逻辑运算结果非易失性地存储在1T1R器件中，读取1T1R器件上存储的信息时，1T1R器件的电阻状态定义为逻辑信号R，并且当1T1R器件的电阻状态为高阻态时R＝0，当1T1R器件的电阻状态为低阻态时R＝1；逻辑信号I、逻辑信号VWL、逻辑信号VBL、逻辑本文档来自技高网...

【技术保护点】
一种基于1T1R器件的计算阵列，其特征在于，包括：1T1R阵列以及外围电路；所述1T1R阵列用于实现运算并存储运算结果，所述外围电路用于传输数据及控制信号，从而控制所述1T1R阵列的运算及存储过程。

【技术特征摘要】
1.一种基于1T1R器件的计算阵列，其特征在于，包括：1T1R阵列以及外围电路；所述1T1R阵列用于实现运算并存储运算结果，所述外围电路用于传输数据及控制信号，从而控制所述1T1R阵列的运算及存储过程。2.如权利要求1所述的基于1T1R器件的计算阵列，其特征在于，所述1T1R阵列包括以阵列形式排布的1T1R器件、字线WL、位线BL以及源线SL；所述1T1R器件的电阻状态包括：高阻态H和低阻态L；所述1T1R器件通过不同的电阻状态实现对信息的存储和处理；位于同一行的1T1R器件连接至相同的位线，位于同一列的1T1R器件连接至相同的位线及源线，通过对所述字线WL、所述位线BL以及所述源线SL施加不同的信号以实现不同的运算并存储运算结果。3.如权利要求2所述的基于1T1R器件的计算阵列，其特征在于，所述1T1R器件包括：一个晶体管和一个阻变元件；所述晶体管包括：基底、源极、漏极、绝缘层以及栅极，其中，所述源极与所述源线SL相连接，所述栅极与所述字线WL相连接；所述阻变元件包括两端电极，其中一端电极与位线BL相连接，另一端电极与所述晶体管的漏极相连接；所述阻变元件具有堆叠结构，且具有非易失性电阻转变特性。4.如权利要求1-3任一项所述的基于1T1R器件的计算阵列，其特征在于，所述外围电路包括：状态控制器、字线译码器、源线译码器、位线译码器、信号放大器、控制信号调制解调器以及数据传输电路；所述状态控制器具有数据输入输出端Data、地址输入端Address、时钟信号输入端CLK、结果输入端、字线输出端、位线输出端、源线输出端以及次级输出端；所述状态控制器的数据输入输出端Data一方面用于输入计算数据，另一方面用于输出计算结果，所述状态控制器的地址输入端Address用于输入选定特定器件的地址信息，所述状态控制器的时钟信号输入端CLK用于输入控制计算时序的时钟信号，所述状态控制器的结果输入端用于输入上级电路产生的计算结果；所述状态控制器根据输入的数据、地址信息、时钟信号以及上级电路的计算结果产生控制信号，或者输出最终的计算结果；所述字线译码器的输入端连接至所述状态控制器的字线输出端，所述字线译码器的输出端连接至所述1T1R阵列的字线；所述字线译码器对所述状态控制器产生的控制信号进行译码后，得到字线控制信号，并将字线控制信号通过所述1T1R阵列的字线输入到1T1R器件；所述位线译码器的输入端连接至所述状态控制器的位线输出端，所述位线译码器的输出端连接至所述1T1R阵列的位线；所述位线译码器对所述状态控制器产生的控制信号进行译码后，得到位线控制信号，并将位线控制信号通过所述1T1R阵列的位线输入到1T1R器件；所述源线译码器的输入端连接至所述状态控制器的源线输出端，所述源线译码器的输出端连接至所述1T1R阵列的源线；所述源线译码器对所述状态控制器产生的控制信号进行译码后，得到源线控制信号，并将源线控制信号通过所述1T1R阵列的源线输入到1T1R器件；所述字线控制信号、所述位线控制信号以及所述源线控制信号到共同施加到所述1T1R阵列，实现对所述1T1R阵列中1T1R器件状态的控制；所述信号放大器的输入端连接至所述1T1R阵列的位线；在读取所述1T1R阵列中存储的数据信息时，所述信号放大器将获取的1T1R器件存储的电阻信号转变为电压信号后输出到所述控制信号调制解调器；所述控制信号调制解调器的第一输入端连接至所述状态控制器的次级输出端，所述控制信号调制解调器的第二输入端连接至所述信号放大器的输出端；所述控制信号调制解调器对所述状态控制器产生的控制信号进行译码，得到下一级电路的控制信号，或者直接对所述信号放大器输出的数据电压信号进行传输；所述下一级电路为同一1T1R阵列中的下一个1T1R器件，或者为计算阵列中的下一个1T1R阵列；所述数据传输电路的输入端连接至所述控制信号调制解调器的输出端；所述数据传输电路将所述控制信号调制解调器输出的数据电压信号通过所述状态控制器的结果输入端反馈输出给所述状态控制器，或者将所述控制信号调制解调器输出的控制信号分别传输给下一级电路的字线译码器、位线译码器以及源线译码器。5.如权利要求4所述的基于1T1R器件的计算阵列，其特征在于，所述状态控制器的数据输入输出端Data、地址输入端Address以及时钟信号输入端CLK分别作为所述计算阵列的数据输入输出端、地址输入端以及时钟信号输入端。6.如权利要求1至5任一项所述的基于1T1R器件的计算阵列，其特征在于，通过控制1T1R器件的初始化电阻状态、字线输入信号、位线输入信号以及源线输入信号，实现16种基本的布尔逻辑运算；通过字线输入逻辑信号VWL＝1，通过位线输入逻辑信号VBL＝Vread，通过源线输入逻辑信号VSL＝0，读取1T1R器件上存储的逻辑信号；其中Vread为读取1T1R器件的电阻状态时施加的电压脉冲信号。7.一种基于权利要求1所述计算阵列的运算电路，用于实现一位全加器，根据输入的逻辑信号a、逻辑信号b和低位进位c0计算和值s0以及高位进位c1，其特征在于，包括：1T1R阵列A1、1T1R阵列A2以及1T1R阵列A3；1T1R阵列A1包括1个1T1R器件Rb，用于计算并存储中间数据Rb对应的字线信号为VWLb，Rb对应的位线信号为VBLb，Rb对应的源线信号为VSLb；1T1R阵列A2包括1个1T1R器件Rc，用于计算并存储高位进位c1，Rc对应的字线信号为VWLc，Rc对应的位线信号为VBLc，Rc对应的源线信号为VSLc；1T1R阵列A3包括1个1T1R器件Rs，用于计算并存储和值s0，Rs对应的字线信号为VWLs，Rs对应的位线信号为VBLs，Rs对应的源线信号为VSLs；所述1T1R阵列A1计算所得的中间数据和所述1T1R阵列A2计算所得的进位信息c1通过所述信号放大器和所述控制信号调制解调器实现信号转变，并通过所述数据传输电路传输给所述1T1R阵列A3。8.一种基于权利要求7所述运算电路的操作方法，其特征在于，包括如下操作步骤：(S1-1)输入逻辑信号VWLc＝1、VBLc＝c0以及将输入的逻辑信号c0写入到1T1R阵列A2的Rc中；输入逻辑信号VWLb＝1、VBLb＝a0以及将输入的逻辑信号a0写入到1T1R阵列A1的Rb中；输入逻辑信号VWLs＝1、VBLs＝a0以及将输入的逻辑信号a0写入到1T1R阵列A3的Rs中；(S1-2)输入逻辑信号VWLc＝1、VBLc＝a0以及计算高位进位c1＝a0·b0+a0·c0+c0·b0，并将c1存储到1T1R阵列A2的Rc中；输入逻辑信号VWLb＝b0、以及VSLb＝a0，计算中间结果并将存储到1T1R阵列A1的Rb中；输入逻辑信号VWLs＝b0、以及VSLs＝a0，计算中间结果并将存储到1T1R阵列A3的Rs中；(S1-3)读取1T1R阵列A2的Rc中存储的逻辑信号c1；读取1T1R阵列A1的Rb中存储的逻辑信号输入逻辑信号VWLs＝c0、以及计算和值s0＝a0⊕b0⊕c0，并将和值s0存储在1T1R阵列A3的Rs中；(S1-4)读取1T1R阵列A3的Rs中存储的逻辑信号s0。9.一种基于权利要求1所述计算阵列的运算电路，用于实现多位逐位进位加法器，根据输入的数据a0～n-1和b0～n-1以及进位信息c0，计算和值s0～n-1以及进位信息cn，n表示运算数据的位数，其特征在于，包括：1T1R阵列D1、1T1R阵列D2以及1T1R阵列D3；1T1R阵列D1包括n个1T1R器件R0b～R(n-1)b，用于存储计算中间结果R0b～R(n-1)b对应的字线控制信号为VWL0b～VWL(n-1)b，R0b～R(n-1)b对应的位线控制信号分别为VBL0b～VBL(n-1)b，R0b～R(n-1)b对应的源线控制信号分别为VSL0b～VSL(n-1)b；1T1R阵列D1用于数据备份；1T1R阵列D2包括1个1T1R器件Rn，用于计算并存储进位信息ci，i的取值为0～n，Rn对应的字线控制信号为VWLn，Rn对应的位线控制信号为VBLn，Rn对应的源线控制信号为VSLn；1T1R阵列D3包括n个1T1R器件R0～Rn-1，用于计算并存储加法运算结果s0～n-1，R0～Rn-1对应的字线控制信号为VWL0～VWL(n-1)，R0～Rn-1对应的位线控制信号为VBL0～VBL(n-1)，R0～Rn-1对应的源线控制信号为VSL0～VSL(n-1)；所述1T1R阵列D1计算所得的中间数据和所述1T1R阵列D2计算所得的进位信息ci通过所述信号放大器和所述控制信号调制解调器实现信号转变，并通过所述数据传输电路传输给所述1T1R阵列D3。10.一种基于权利要求9所述运算电路的操作方法，其特征在于，包括如下操作步骤：(S2-1)输入逻辑信号VWL0～(n-1)＝1、VBL0～(n-1)＝a0～n以及将输入的运算数据a0～n-1写入1T1R阵列D3的R0～Rn-1中；输入逻辑信号VWLn＝1、VBLn＝c0以及将输入的进位信息c0写入到1T1R阵列D2的Rn中，同时保证1T1R阵列D1与1T1R阵列D3的字线输入信号、位线输入信号以及源线输入信号对应相同；(S2-2)输入逻辑信号VWL0～(n-1)＝b0～n-1、以及VSL0～(n-1)＝a0～n-1，计算中间结果并将存储到1T1R阵列D3的R0～Rn-1中；输入逻辑信号VWL0b～(n-1)b＝b0～n-1、以及VSL0b～(n-1)b＝a0～n-1，计算中间结果并将存储到1T1R阵D1的R0b～R(n-1)b中；输入逻辑信号VWLn＝1、VBLn＝a0以及计算进位信息c1＝a0·b0+a0·c0+c0·b0，并将c1存储到1T1R阵列D2的Rn中；(S2-3)读取1T1R阵列D1的R0b中存储的逻辑信号读取1T1R阵列D1的R1b中存储的逻辑信号输入逻辑信号VWL0＝c0、VWL1＝c1、VWL2～n-1＝0、VBL2～n-1＝0、以及VSL2～n-1＝0，计算s0＝a0⊕b0⊕c0、s1＝a1⊕b1⊕c1，并将s0存储于1T1R阵列D3的R0中，将s1存储于1T1R阵列D3的R1中；(S2-4)用i表示运算数据或运算结果中的第i位，给i赋初始值i＝2；(S2-5)输入逻辑信号VWLn＝1、VBLn＝ai-1以及计算进位信息ci＝ai-1·bi-1+ai-1·ci-1+ci-1·bi-1，并将进位信息ci存储到1T1R阵列D2的Rn中；(S2-6)读取1T1R阵列D1的Rib中存储的逻辑信号输入逻辑信号VWL0～(i-1)＝0、VWL2＝ci、VWL(i+1)～(n-1)＝0、VBL0～(i-1)＝0、VBL(i+1)～(n-1)＝0、VSL0～(i-1)＝0、以及VSL(i+1)～(n-1)＝0，计算si＝ai⊕bi⊕ci，并将si存储到1T1R阵列D3的Ri中；(S2-7)将i的取值自增1，若i<n-1，则转入步骤(S2-5)；否则，转入步骤(S2-8)；(S2-8)输入逻辑信号VWLn＝1、VBLn＝an-2以及计算进位信息cn-1＝an-2·bn-2+an-2·cn-2+cn-2·bn-2，并将进位信息cn-1存储到1T1R阵列D2的Rn中；(S2-9)读取1T1R阵列D1的R(n-1)b中存储的逻辑信息输入逻辑信号VWL0～(n-2)＝0、VWL(n-1)＝cn-1、VBL0～(n-2)＝0、VSL0～(n-2)＝0以及计算sn-1＝an-1⊕bn-1⊕cn-1，并将并将sn-1存储到1T1R阵列D3的Rn-1中；(S2-10)输入逻辑信号VWLn＝1、VBLn＝an-1以及计算cn＝an-1·bn-1+an-1·cn-1+cn-1·bn-1，并将cn存储到1T1R阵列D2的Rn中。11.一种基于权利要求1所述计算阵列的运算电路，用于实现优化的多位逐位进位加法器，根据输入的数据a0～n-1、b0～n-1和进位信息c0计算和值s0～n-1及进位信息cn，n表示运算数据的位数，其特征在于，包括：1T1R阵列E1、1T1R阵列E2以及1T1R阵列E3；1T1R阵列E1包括n个1T1R器件R0b～R(n-1)b，用于保存计算数据R0b～R(n-1)b对应的字线控制信号为VWL0b～VWL(n-1)b，R0b～R(n-1)b对应的位线控制信号分别为VBL0b～VBL(n-1)b，R0b～R(n-1)b对应的源线控制信号分别为VSL0b～VSL(n-1)b；1T1R阵列E1用于数据备份；1T1R阵列E2包括(n+1)个1T1R器件R0c～Rnc，用于计算并存储进位数据ci，i的取值为0～n，R0c～Rnc对应的字线控制信号为VWL0c～VWLnc，R0c～Rnc对应的位线控制信号分别为VBL0c～VBLnc，R0c～Rnc对应的源线控制信号分别为VSL0c～VSLnc；1T1R阵列E3包括n个1T1R器件R0～Rn-1，用于计算并存储加法运算结果s0～n-1，R0～Rn-1对应的字线控制信号为VWL0～VWL(n-1)，R0～Rn-1对应的位线控制信号为VBL0～VBL(n-1)，R0～Rn-1对应的源线控制信号为VSL0～VSL(n-1)；所述1T1R阵列E1计算所得的中间数据和所述1T1R阵列E2计算所得的进位信息ci通过所述信号放大器和所述控制信号调制解调器实现信号转变，并通过所述数据传输电路传输给所述1T1R阵列E3。12.一种基于权利要求11所述运算电路的操作方法，其特征在于，包括如下操作步骤：(S3-1)输入逻辑信号VWL0～(n-1)＝1、VBL0～(n-1)＝a0～n-1以及将输入的运算数据a0～n-1存储到1T1R阵列E3的R0～Rn-1中；输入逻辑信号VWL0b～(n-1)b＝1、VBL0b～(n-1)b＝a...

【专利技术属性】
技术研发人员：李祎，王卓睿，缪向水，周亚雄，程龙，
申请(专利权)人：华中科技大学，
类型：发明
国别省市：湖北,42