可重构设备制造技术

技术编号:16050124 阅读:29 留言:0更新日期:2017-08-20 10:12
本发明专利技术减少从CPU的主存储器存取,谋求数据处理的高速化。本发明专利技术提供可重构设备(20),它与主存储器(600)连接,且可重构设备(20)具备利用地址线或数据线相互连接的多个逻辑部,各逻辑部具有:多条地址线;多条数据线;地址解码器,将从多条地址线的一部分输入的地址解码;以及存储单元阵列组件,具有由地址解码器的解码线所特定出的多个存储单元,且将从所特定出的存储单元读取的数据输出至数据线;存储单元阵列组件的地址线与主存储器的数据输出线(RD1)连接。

【技术实现步骤摘要】
【国外来华专利技术】可重构设备
本专利技术涉及一种可重构设备及包含该可重构设备的半导体装置。
技术介绍
虽基于摩尔定律,伴随半导体微细化的CPU(CentralProcessingUnit,中央处理器)的运算速度不断提高,但该摩尔定律仍逐渐走向消亡。其原因在于微细化的极限。将10nm设为该极限,而当前的半导体制造技术已接近该极限,通过CPU性能提升而实现的数据处理的高速化也逐渐放缓。CPU对保存在寄存器内的数据进行运算处理,将运算对象的数据从高速缓存预取至寄存器内,在高速缓存内的数据并非对象数据的情况下,视为“高速缓存未中”,并进行从主存储器读取数据的处理。尤其,在数据中心等必须进行大量数据处理的情况下,相比于运算处理,向主存储器的存取的时间增加,其成为数据处理的瓶颈,从而招致延迟化。另外,数据传送的消耗电力也因高速化的需求而增加,也有必要冷却服务器,数据中心的电力削减成为课题。此外,这种CPU架构例如在专利文献1的图1中示出。
技术介绍
文献专利文献专利文献1:日本专利特表2013-513139号公报
技术实现思路
[专利技术要解决的问题]尽管运算处理本身为简单的重复运算,但当有大量数据时,如上所述的数据处理延迟的倾向较强。因此,不需要处理器所进行程度的高度处理。因此,不将数据传送至CPU,而在存储器侧进行数据处理,且在需要更高度运算处理时使用CPU,由此谋求数据处理的高速化。本实施方式的半导体装置配置在主存储器侧,负责简单的重复运算,由此减少从CPU的主存储器存取,谋求数据处理的高速化。解决所述课题的方式是如以下的项目组所示,实现半导体装置。1.一种可重构设备,与主存储器连接;且所述可重构设备具备利用地址线或数据线相互连接的多个逻辑部;所述各逻辑部具有:多条地址线;多条数据线;地址解码器,将从所述多条地址线一部分输入的地址解码;以及存储单元阵列组件,具有由所述地址解码器的解码线所特定出的多个存储单元,且将从所述特定出的存储单元读取的数据输出至所述数据线;所述存储单元阵列组件的地址线与所述主存储器的数据输出线连接。2.根据项目1所述的可重构设备,其中所述存储单元组件为多查找表。本半导体装置由于利用多查找表进行作为逻辑元件及/或连接元件的动作,因此明显不同于利用选择电路实现配线连接的FPGA(FieldProgrammableGateArray,现场可编程门阵列)。3.根据项目1或2所述的可重构设备,其中所述各逻辑部具备:第1地址解码器,将从所述多条地址线的一部分输入的地址解码;第2地址解码器,将从所述多条地址线的另一部分输入的地址解码;第1存储单元组件,具有由所述第1地址解码器的解码线所特定出的多个存储单元;以及第2存储单元组件,具有由所述第2地址解码器的解码线所特定出的多个存储单元。4.根据项目3所述的半导体装置,其中所述第1存储单元组件及第2存储单元组件存储多个真值表数据,且与输出能特定出所述多个真值表数据的任一个的数据的第2多条地址线连接。能够提供一种可重构半导体装置,活用大容量存储器而能够将剩余地址以页面切换控制的方式进行控制。5.一种半导体装置,其具备:主存储器及可重构设备;所述可重构设备与所述主存储器连接,所述可重构设备具备利用地址线或数据线相互连接的多个逻辑部,所述各逻辑部具有:多条地址线;多条数据线;地址解码器,将从所述多条地址线的一部分输入的地址解码;及存储单元阵列组件,具有由所述地址解码器的解码线所特定出的多个存储单元,且将从所述特定出的存储单元读取的数据输出至所述数据线;所述存储单元阵列组件的数据输出与所述主存储器的地址线连接。6.根据项目6所述的半导体装置,其还具备第2可重构设备,所述第2可重构设备具备利用地址线或数据线相互连接的多个逻辑部,所述各逻辑部具有:多条地址线;多条数据线;地址解码器,将从所述多条地址线的一部分输入的地址解码;及存储单元阵列组件,具有由所述地址解码器的解码线所特定出的多个存储单元,且将从所述特定出的存储单元读取的数据输出至所述数据线;所述存储单元阵列组件的数据输出与所述主存储器的地址线连接。7.根据项目5或6所述的半导体装置,其还具备规模调整电路,所述规模调整电路在所述主存储器与所述可重构设备之间,对两者的电路规模进行调整。[专利技术效果]本实施方式减少从CPU的主存储器存取,能够实现数据处理的高速化。附图说明图1是表示本实施方式的计算机装置的整体构成的第1例的图。图2是表示本实施方式的计算机装置的整体构成的第2例的图。图3是表示所构成的运算器的一例的图。图4是表示MRLD(MemorybasedReconfigurableLogicDevice,基于存储器的可重构逻辑设备)的一例的图。图5是本实施方式的地址转换检测部的电路图。图6是图5所示的地址转换检测的信号的时序图。图7是概略性地表示将包含两个存储单元组件的MLUT(MultiLookupTable,多查找表)横向堆积而构成的MLUT的图。图8是表示使用大容量存储器的MLUT的一例的图。图9是表示图8所示的MLUT的电路例的图。图10是对使用图8所示的MLUT的MRLD进行说明的图。图11是表示第2实施方式的可进行同步/非同步切换的MLUT的电路例的图。图12是表示规模调整电路的一例的图。图13是表示MLUT的一例的图。图14是表示作为逻辑电路而动作的MLUT的一例的图。图15是表示图14所示的逻辑电路的真值表的图。图16是表示作为连接元件而动作的MLUT的一例的图。图17是表示图16所示的连接元件的真值表的图。图18是表示通过具有4个AD对的MLUT而实现的连接元件的一例的图。图19是表示1个MLUT作为逻辑元件及连接元件动作的一例的图。图20表示图19所示的逻辑元件及连接元件的真值表。图21是表示通过具有AD对的MLUT而实现的逻辑动作及连接元件的一例的图。具体实施方式以下,参照附图,依次对1.计算机装置及半导体装置、2.MRLD、3.MLUT、4.MLUT的逻辑动作、5.真值表数据的产生方法进行说明。1.计算机装置及半导体装置对于处理器来说,主存储器上的数据是一边逐次对照地址,一边执行信息搜索,因此成为伴有极多时间及极大负担的处理。因此,为了有效率地进行信息处理,通常事先对存储器上的哪个地址存在哪种信息等进行整理加工,且准备元数据以便能够减轻处理器信息搜索的负担。该元数据例如为散列表。然而,由于准备元数据需要大量时间,因此必须重复进行数据维护,必须使处理器并列化等,使装置大型化而赋予大电力。以下所示的计算机装置或半导体装置无需元数据,而能够在存储器实现各种功能。1.1计算机装置图1是表示本实施方式的计算机装置的整体构成的第1例的图。如图1所示,计算机装置10具有处理器510、主存储器600、通信部530、外部存储装置540、驱动装置550及I/O(input/output,输入/输出)控制器560。处理器510具有处理器内核511、L2高速缓存控制器512、L2高速缓存存储器514及存储器控制器516。另外,处理器510经由I/O控制器560连接于通信部530、及外部存储装置540。处理器510是如下装置:通过执行主存储器600中所存储的程序,而从主存储器600下载数据,对所下载的数据进行运算,并将运算结果存储至主本文档来自技高网...
可重构设备

【技术保护点】
一种可重构设备,与主存储器连接;且所述可重构设备具备利用地址线或数据线相互连接的多个逻辑部;所述各逻辑部具有:多条地址线;多条数据线;地址解码器,将从所述多条地址线的一部分输入的地址解码;以及存储单元阵列组件,具有由所述地址解码器的解码线所特定出的多个存储单元,且将从所述特定出的存储单元读取的数据输出至所述数据线;所述存储单元阵列组件的地址线与所述主存储器的数据输出线连接。

【技术特征摘要】
【国外来华专利技术】2014.10.22 JP 2014-2151601.一种可重构设备,与主存储器连接;且所述可重构设备具备利用地址线或数据线相互连接的多个逻辑部;所述各逻辑部具有:多条地址线;多条数据线;地址解码器,将从所述多条地址线的一部分输入的地址解码;以及存储单元阵列组件,具有由所述地址解码器的解码线所特定出的多个存储单元,且将从所述特定出的存储单元读取的数据输出至所述数据线;所述存储单元阵列组件的地址线与所述主存储器的数据输出线连接。2.根据权利要求1所述的可重构设备,其中所述存储单元组件为多查找表。3.根据权利要求1或2所述的可重构设备,其中所述各逻辑部具备:第1地址解码器,将从所述多条地址线的一部分输入的地址解码;第2地址解码器,将从所述多条地址线的另一部分输入的地址解码;第1存储单元组件,具有由所述第1地址解码器的解码线所特定出的多个存储单元;以及第2存储单元组件,具有由所述第2地址解码器的解码线所特定出的多个存储单元。4.根据权利要求3所述的半导体装置,其中所述第1存储单元组件及第2存储单元组件存储多个真值表数据,且与输出特定出所述多个真值表...

【专利技术属性】
技术研发人员:佐藤正幸志水勋
申请(专利权)人:太阳诱电株式会社
类型:发明
国别省市:日本,JP

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