半导体器件及其制造方法技术

本发明专利技术涉及一种半导体器件，包括布置在n+型碳化硅衬底的第一表面上的多个n型柱区和n‑型外延层；布置在多个n型柱区和n‑型外延层上的p型外延层和n+区；穿过n+区和p型外延层并布置在多个n型柱区和n‑型外延层上的沟槽；布置在沟槽内的栅极绝缘膜；布置在栅极绝缘膜上的栅电极；布置在栅电极上的氧化膜；布置在p型外延层，n+区，和氧化膜上的源极电极；以及布置在n+型碳化硅衬底的第二表面上的漏极电极，其中沟槽的每个角部接触对应的n型柱区。

【技术实现步骤摘要】
半导体器件及其制造方法相关申请的交叉参考本申请要求韩国专利申请No.10-2012-0148602的优先权和权益，该专利申请在2012年12月18日在韩国专利知识产权局提出申请，全部内容包括在此处以供参考。
本专利技术涉及包括碳化硅（SiC）的半导体器件及其制造方法。
技术介绍
近期趋势向大尺寸和大容量的应用装置不断发展，一种具有高击穿电压，高电流容量，和高速转换特征的功率半导体器件已经成为必然。因此对使用碳化硅（SiC）的MOSFET（金属氧化物半导体场效应晶体管），而不是使用硅的传统MOSFET，进行了大量的研究和开发。具体地，开发了垂直沟槽MOSFET。MOSFET是功率半导体器件的数字和模拟电路中一种最普通的电场晶体管。对于使用碳化硅的MOSFET，二氧化硅（SiO2）充当栅极绝缘膜。对于沟槽内设有栅极绝缘膜的垂直沟槽的MOSFET，二氧化硅膜与碳化硅之间的界面状态并不好，并且其影响了流经MOSFET的沟道的电子流和电流，因此减小了电子迁移率并增加了MOSFET的导通电阻。上述在
技术介绍
部分公开的信息仅用于加强本公开的理解，并且因此一种可包含非相关技术的信息。
技术实现思路
本专利技术对减小使用沟槽栅极的碳化硅MOSFET的导通电阻做出了努力。本专利技术的示范性实施例提供一种半导体器件，其包括：布置在n+型碳化硅衬底的第一表面上的多个n型柱区和一个n-型外延层；布置在多个n型柱区和n-型外延层上的p型外延层和n+区；穿过n+区和p型外延层，并布置在多个n型柱区和n-型外延层上的沟槽；布置在沟槽内的栅极绝缘膜；布置在栅极绝缘膜上的栅电极；布置在栅电极上的氧化膜；布置在p型外延层，n+区，和氧化膜上的源极电极；以及布置在n+型碳化硅衬底的第二表面上的漏极电极，其中沟槽的每个角部接触对应的n型柱区。多个n型柱区的掺杂浓度可以高于n-型外延层的掺杂浓度。本专利技术的示范性实施例提供一种制造半导体器件的方法，该方法包括：在n+型碳化硅衬底的第一表面上形成第一缓冲层图案从而露出n+型碳化硅衬底的第一表面的第一部分；通过n+型碳化硅衬底的第一表面的第一部分上的第一外延生长形成多个n型柱区；移除第一缓冲层图案从而露出n+型碳化硅衬底的第一表面的第二部分，该第二部分与n+型碳化硅衬底的第一表面的第一部分相邻；在多个n型柱区上形成第二缓冲层图案；通过n+型碳化硅衬底的第一表面的第二部分上的第二外延生长形成n-型外延层；通过n-型外延层上的第三外延生长形成p型外延层；通过p型外延层上的第四外延生长形成n+区；以及通过穿过n+区和p型外延层，并蚀刻多个n型柱区和n-型外延层形成沟槽，其中沟槽的每个角部接触对应的n型柱区。多个n型柱区和第一缓冲层图案可具有相同的厚度。多个n型柱区与n-型外延层可具有相同的厚度。根据本专利技术的示范性实施例的半导体器件制造方法可进一步包括：在形成n+区之后，在沟槽内形成栅极绝缘膜；在栅极绝缘膜上形成栅极电极；在栅极绝缘膜和栅极电极上形成氧化膜；以及在p型外延层，n+区，和氧化膜上形成源极电极并在n+型碳化硅衬底的第二表面上形成漏极电极。根据本专利技术的示范性实施例，掺杂浓度高于n-型外延层的n型柱区被分别布置在沟槽的每个角部，由此可减小半导体器件的导通电阻。结果是通过半导体器件的导通，电子流和电流增大。附图说明图1是根据本专利技术的示范性实施例的半导体器件的剖视图。图2-8是依次示出根据本专利技术的示范性实施例的半导体器件制造方法的图示。图9是对比根据本专利技术的示范性实施例的半导体器件的导通电阻和传统半导体器件的导通电阻的图示。<标号描述>50：第一缓冲层图案60：第二缓冲层图案100：n+型碳化硅衬底200：n型柱区300：n-型外延层400：p型外延层550：沟槽500：n+区600：栅极绝缘膜610：氧化膜700：栅极电极800：源极电极850：漏极电极具体实施方式本专利技术的示范性实施例将参考附图进行详细地描述。本专利技术可做多种不同形式的修改并且不应解释为限制到本文阐述的示范性实施例。相反，本专利技术提供的示范性实施例旨在使本公开将会是彻底的和完整的，并且向本领域技术人员充分传达本专利技术的概念。在附图中，为了清晰起见，将层的厚度和区进行了放大。另外，当描述一层在另一层或在衬底上形成，布置等时，这表示该层可直接在另一层或直接在衬底上形成，或者在该层与另一层或衬底之间插入第三层使得该层在另一层或衬底上间接形成。在全文中，相同的数字指相同的部件。图1是根据本专利技术的示范性实施例的半导体器件的剖视图。参考图1，根据本示范性实施例的半导体器件具有布置在n+型碳化硅衬底100的第一表面上的多个n型柱区200和n-型外延层300。n型柱区200的掺杂浓度高于n-型外延层300的掺杂浓度。P型外延层400和n+区500顺序地布置在n型柱区200和n-型外延层300上。沟槽550布置在n型柱区200，n-型外延层300，P型外延层400，和n+区500中。沟槽550穿过n+区500和P型外延层400。沟槽的每个角部接触对应的n型柱区200。栅极绝缘膜600布置在沟槽550内，栅极电极700布置在栅极绝缘膜600上，氧化膜610布置在栅极绝缘膜600和栅极电极700上。栅极电极700可填充沟槽550。源极电极800在p型外延层400，n+区500，和氧化膜610上形成。漏极电极850在n+型碳化硅衬底100的第二表面上形成。n型柱区200的掺杂浓度高于n-型外延层300的掺杂浓度。因此，通过半导体器件的导通，大部分从半导体器件的沟道流出的电子和电流穿过n型柱区200移动到漏极电极850。通过半导体器件的导通，移动到漏极电极850的电子和电流具有更小的电阻，并且因此减小了半导体器件的导通电阻。结果是电子流和电流增大。现在参考图2-8对根据本专利技术的示范性实施例的半导体器件制造方法进行详细地描述。图2-8是依次示出根据本专利技术的示范性实施例的半导体器件制造方法的图示。如图2所示，制备n+型碳化硅衬底100，并且在n+型碳化硅衬底100的第一表面上形成第一缓冲层图案50。第一缓冲层图案50露出n+型碳化硅衬底100的第一表面的第一部分A。如图3所示，通过，例如，在n+型碳化硅衬底100的第一表面的第一部分A上的第一外延生长形成多个n型柱区200。n型柱区200和第一缓冲层图案50可具有相同的厚度。如图4所示，移除第一缓冲层图案50从而露出n+型碳化硅衬底100的第一表面的第二部分B，然后在n型柱区200上形成第二缓冲层图案60。如图5所示，通过在n+型碳化硅衬底100的第一表面的第二部分B上的第二外延生长形成n-型外延层300。由于第二缓冲层图案60，使得n型柱区200上不发生第二外延生长。n-型外延层300和n型柱区200可具有相同的厚度。如图6所示，通过在n-型外延层300和n型柱区200上的第三外延生长形成p型外延层400，并且通过在p型外延层400上的第四外延生长形成n+区500。在本示范性实施例中，尽管n+区500通过第四外延生长形成，n+区500也可通过，例如，将n+离子植入到p型外延层400的部分表面内形成，而不执行外延生长。如图7所示，通过穿过n+区500和p型外延层400，并蚀刻部分n-型外延层300本文档来自技高网...

【技术保护点】
一种半导体器件，其包括：布置在n+型碳化硅衬底的第一表面上的n‑型外延层和多个n型柱区；布置在所述多个n型柱区和所述n‑型外延层上的p型外延层和n+区；穿过所述n+区和p型外延层并布置在所述多个n型柱区和所述n‑型外延层上的沟槽；布置在所述沟槽内的栅极绝缘膜；布置在所述栅极绝缘膜上的栅电极；布置在所述栅电极上的氧化膜；布置在所述p型外延层，所述n+区，和所述氧化膜上的源极电极；以及布置在所述n+型碳化硅衬底的第二表面上的漏极电极，其中所述沟槽的每个角部与对应的n型柱区接触。

【技术特征摘要】
2012.12.18 KR 10-2012-01486021.一种半导体器件，其包括：布置在n+型碳化硅衬底的第一表面上的n-型外延层和多个n型柱区；布置在所述多个n型柱区和所述n-型外延层上的p型外延层和n+区；穿过所述n+区和p型外延层并布置在所述多个n型柱区和所述n-型外延层上的沟槽；布置在所述沟槽内的栅极绝缘膜；布置在所述栅极绝缘膜上的栅电极；布置在所述栅电极上的氧化膜；布置在所述p型外延层，所述n+区，和所述氧化膜上的源极电极；以及布置在所述n+型碳化硅衬底的第二表面上的漏极电极，其中所述沟槽的每个角部与对应的n型柱区接触。2.根据权利要求1所述的半导体器件，其中所述多个n型柱区的掺杂浓度高于所述n-型外延层的掺杂浓度。3.一种制造半导体器件的方法，所述方法包括：在n+型碳化硅衬底的第一表面上形成第一缓冲层图案从而露出所述n+型碳化硅衬底的第一表面的第一部分；通过在所述n+型碳化硅衬底的第一表面的第一部分上的第一外延生长形成多个n型柱区；移除所述第一缓冲层图案从而露出所述n+型碳化硅衬底的第...

【专利技术属性】
技术研发人员：李钟锡，洪坰国，千大焕，郑永均，
申请(专利权)人：现代自动车株式会社，
类型：发明
国别省市：韩国,KR