包含垂直共享位线的多层级三维存储器器件制造技术

多层级存储器器件形成在衬底之上，使得存储器堆叠体结构穿过每个层内的绝缘层和电气导电层的交替堆叠体延伸。位线形成在具有半导体沟道之上的漏极区域的下卧层和具有在半导体沟道之下的漏极区域的上覆盖层之间，使得位线在下卧层和上覆盖层之间共享。源极线可以形成在每个层之上，其中源极区域上覆盖于半导体沟道和漏极区域。如果另一个层存在于源极线之上，那么源极线可以在两个垂直邻近层之间共享。

Multilevel three dimensional memory device including vertical shared bit lines

The multilayer memory device is formed on the substrate, allowing the memory stack structure to pass through the insulation layer within each layer and the alternating stack of electrical conductive layer. The position line is formed between the lower layer of the drain zone above the semiconductor channel and the upper cover layer with the drain region under the semiconductor channel, so that the bit line is shared between the lower layer and the upper layer. The source line can be formed on each layer, where the source region is covered by the semiconductor channel and drain region. If another layer is above the source line, the source line can be shared between two vertical adjacent layers.

【技术实现步骤摘要】
【国外来华专利技术】包含垂直共享位线的多层级三维存储器器件相关申请的交叉引用本申请要求于2015年8月25日提交的美国非临时申请序列号14/834,943的优先权，前述申请的全部内容通过引用并入本文。
本公开大体上涉及半导体器件的领域，并且具体涉及例如垂直NAND串的三维半导体器件以及其制造方法。
技术介绍
在T.Endoh等的标题为“NovelUltraHighDensityMemoryWithAStacked-SurroundingGateTransistor(S-SGT)StructuredCell(具有堆叠的环绕栅极晶体管(S-SGT)结构的单元的新型超高密度存储器)”,IEDMProc.(2001)33-36的文章中公开了具有每单元一个位的三维垂直NAND串。
技术实现思路
根据本公开的方面，提供多层级存储器器件，其包括第一层级、位线、第二层级：该第一层级上覆盖于衬底，并且包括第一绝缘层和第一电气导电层的第一交替堆叠体、以及每一个包含第一半导体沟道和接触第一半导体沟道的低端的第一层级顶部有源区域的第一垂直晶体管；该位线上覆盖于第一层级且电气短接于相应的第一层级顶部有源区域；并且该第二层级上覆盖于位本文档来自技高网...

【技术保护点】
一种多层级存储器器件，包括：第一层级，所述第一层级上覆盖于衬底，并且包括第一绝缘层和第一电气导电层的第一交替堆叠体，以及第一垂直晶体管，所述第一垂直晶体管的每一个包含第一半导体沟道和接触所述第一半导体沟道的上端的第一层级顶部有源区域；位线，所述位线上覆盖于所述第一层级并且电气短接于相应的第一层级顶部有源区域；以及第二层级，所述第二层级上覆盖于所述位线，并且包括第二绝缘层和第二电气导电层的第二交替堆叠体，以及第二垂直晶体管，所述第二垂直晶体管的每一个包含第二半导体沟道和接触所述第二半导体沟道的下端的第二层级底部有源区域，其中所述位线电气短接于相应的第二层级底部有源区域。

【技术特征摘要】
【国外来华专利技术】2015.08.25 US 14/834,9431.一种多层级存储器器件，包括：第一层级，所述第一层级上覆盖于衬底，并且包括第一绝缘层和第一电气导电层的第一交替堆叠体，以及第一垂直晶体管，所述第一垂直晶体管的每一个包含第一半导体沟道和接触所述第一半导体沟道的上端的第一层级顶部有源区域；位线，所述位线上覆盖于所述第一层级并且电气短接于相应的第一层级顶部有源区域；以及第二层级，所述第二层级上覆盖于所述位线，并且包括第二绝缘层和第二电气导电层的第二交替堆叠体，以及第二垂直晶体管，所述第二垂直晶体管的每一个包含第二半导体沟道和接触所述第二半导体沟道的下端的第二层级底部有源区域，其中所述位线电气短接于相应的第二层级底部有源区域。2.根据权利要求1所述的多层级存储器器件，其中：每个第一半导体沟道位于延伸穿过所述第一交替堆叠体的相应的第一存储器堆叠体结构内；以及每个第二半导体沟道位于延伸穿过所述第二交替堆叠体的相应的第二存储器堆叠体结构内。3.根据权利要求2所述的多层级存储器器件，其中：所述第一层级顶部有源区域是第一层级漏极区域；并且所述第二层级底部有源区域是第二层级漏极区域。4.根据权利要求3所述的多层级存储器器件，其中：每个位线穿过至少一个第一漏极侧互连结构来电气短接于相应的第一层级漏极区域，所述至少一个第一漏极侧互连结构穿过在所述第一层级中的介电材料层延伸，并且所述每个位线穿过至少一个第二漏极侧互连结构来电气短接于相应的第二层级漏极区域，所述至少一个第二漏极侧互连结构穿过上覆盖于所述位线的另一个介电材料层延伸；所述第二层级漏极区域的侧壁接触介电材料层；以及所述第二层级漏极区域中的每一个包括接触下卧的金属半导体合金区域的掺杂的半导体区域。5.根据权利要求3所述的多层级存储器器件，其中：所述衬底包括衬底半导体层。所述衬底半导体层包括第一层级源极区域和在相应的第一层级源极区域和第一半导体沟道的相应的子集之间延伸的水平沟道。所述第二层级包括接触相应的第二半导体沟道的上端的第二层级源极区域；并且所述第二层级包括电气短接于所述第二层级源极区域的源极线。6.根据权利要求5所述的多层级存储器器件，还包括：第一源极接触通孔结构，延伸穿过所述第一交替堆叠体并且接触所述第一层级源极区域；第二源极接触通孔结构，延伸穿过所述第二交替堆叠体并且接触所述源极线；以及互连结构，和所述第一源极接触通孔结构和所述第二源极接触通孔结构的电气短接相应的对。7.根据权利要求2所述的多层级存储器器件，其中所述第一和第二存储器堆叠体结构中的每一个自外向内地包括：至少一个阻挡电介质，存储器材料层，隧穿电介质，以及第一半导体沟道和第二半导体沟道中的一个。8.根据权利要求2所述的多层级存储器器件，还包括：第三层级，所述第三层级上覆盖于所述第二层级，并且包括第三绝缘材料和第三电气导电层的第三交替堆叠体、穿过所述第三交替堆叠体延伸且每一个包含第三半导体沟道的第三存储器堆叠体结构、以及接触每个第三半导体沟道的上端的第三层级漏极区域；以及源极线，所述源极线位于在所述第二层级和所述第三层级之间并且电气短接于接触相应的第二半导体沟道的上端的第二层级源极区域的子集，并且电气短接于接触相应的第三半导体沟道的下端的第三源极区域的子集。9.根据权利要求2所述的多层级存储器器件，还包括：与所述衬底内的半导体材料层外延对准的外延基座，在所述衬底和所述多层级存储器器件内的最顶层之间垂直延伸，并且包含在所述最外层的级别处的外围半导体器件；上覆盖于所述第一交替堆叠体的第一阶梯式表面的第一反向阶梯式介电材料部分；以及上覆盖于所述第二交替堆叠体的第二阶梯式表面的第二反向阶梯式介电材料部分。10.根据权利要求1所述的多层级存储器器件，其中所述多层级存储器器件包括位于在所述衬底之上的垂直NAND器件。11.根据权利要求10所述的多层级存储器器件，其中：所述第一电气导电层和所述第二电气导电层包括所述垂直NAND器件的相应的字线或者电连接于所述垂直NAND器件的相应的字线；所述衬底包括硅衬底；所述垂直NAND器件包括所述硅衬底之上的单片三维NAND串的阵列；所述单片三维NAND串的阵列的第一器件级别中的至少一个存储器单元位于所述单片三维NAND串的阵列的第二器件级别中的另一个存储器单元之上；并且所述单片三维NAND串的阵列包括：多个半导体沟道，所述多个半导体沟道包含所述第一半导体沟道和第二半导体沟道，其中所述多个半导体沟道中的每一个的至少一个端部基本上垂直于所述衬底的顶表面延伸；多个电荷储存元件，每个电荷储存元件位于相邻于所述多个半导体沟道的相应一个；以及多个控制栅极电极，所述多个栅极电极具有基本上平行于所述衬底的顶表面延伸的条状形状，所述多个控制栅极电极至少包括位于所述第一器件级别中的第一控制栅极电极和位于所述第二器件级别中的第二控制栅极电极。12.根据权利要求1所述的多层级存储器器件，还包括：多个第一局部位线柱结构，所述多个第一局部位线柱结构平行于所述第一交替堆叠体的堆叠方向延伸并且位于每个相应的第一半导体沟道的下方；多个第二局部位线柱结构，所述多个第二局部位线柱结构平行于所述第二交替堆叠体的堆叠方向延伸并且位于每个相应的第二半导体沟道的上方；位于所述第一交替堆叠体的侧壁上的第一电阻存储器材料层；以及位于所述第二交替堆叠体的侧壁上的第二电阻存储器材料层。13.根据权利要求12所述的多层级存储器器件，其中：每个第一垂直晶体管包含电气短接于相应的第一局部位线柱结构的第一层级底部有源区域；每个第二垂直晶体管包含电气短接于相应的第二局部位线柱结构的第二层级顶部有源区域；以及所述多层级存储器器件是电阻随机存取存储器器件，其中所述第一电气导电层和第二电气导电层是用于存取在电阻存储器元件的三维阵列内的电阻存...

【专利技术属性】
技术研发人员：Z卢，H钱，J阿尔斯梅尔，宫田幸儿，张彤，M穆伊，J卡伊，W史，赵伟，胡晓龙，J许，GJ赫明克，C佩蒂，
申请(专利权)人：桑迪士克科技有限责任公司，
类型：发明
国别省市：美国,US