在存储器控制器数字核与I/O之间具有低延迟和高密度布线的集成电路制造技术

一种集成电路设置有耦合到缓冲的命令和地址总线的存储器控制器和具有流水线延迟的流水线化的数据总线。存储器控制器被配置为控制具有写入时延时段要求的外部存储器的写入和读取操作。存储器控制器还被配置为响应于比写入时延时段更短的修改后的写入时延时段的期满来向流水线化的数据总线中发射写入数据。

Integrated circuits with low latency and high density routing between memory controller, digital core and I/O

An integrated circuit is provided with a memory controller coupled to a buffer command and address bus and a pipelined data bus with pipeline delay. The memory controller is configured to control write and read operations of external memory with write time delay requirements. The memory controller is also configured to transmit write data to the pipelined data bus in response to the expiration of a modified write time delay time period that is shorter than the write time delay period.

【技术实现步骤摘要】
【国外来华专利技术】在存储器控制器数字核与I/O之间具有低延迟和高密度布线的集成电路相关申请的交叉引用本申请要求于2015年9月22日提交的美国专利申请第14/861,114号的权益。
本申请涉及存储器，并且更具体地涉及存储器控制器以及其到多个分布式端点的布线。
技术介绍
外部动态随机存取存储器(DRAM)的存储器控制器必须满足例如根据联合电子器件工程委员会(JEDEC)标准所要求的某些严格的时序关系。例如，存储器控制器必须满足要写入DRAM的写入数据(DQ)与相应的命令和地址(CA)信号之间的写入时延(WL)要求。换言之，DRAM不能在与DRAM接收写入命令相同的存储器时钟周期中接收写入数据。相反，写入数据在写入命令的呈现之后的写入时延数目的时钟周期内被呈现。关于执行写入时延，存储器控制器数字核通过也可以被指定为端点或端点电路的输入/输出(I/O)电路对接到相应的(一个或多个)DRAM。在诸如用于个人计算机(PC)的应用中，存储器控制器与其端点之间的布线相对简单。在这方面，PC微处理器集成电路被安装到主板上，主板还支持各种其他集成电路，诸如网络、图形处理等所需要的集成电路。一系列动态随机存储器(DRAM)集成电路也被安装到主板上，并且通过主板存储器插槽来访问。DRAM的存储器控制器通常位于耦合在微处理器总线与DRAM之间的存储器控制器集成电路内。PC存储器控制器及其端点相对共同位于存储器控制器集成电路内，这简化了将CA信号和DQ信号以适当信号完整性路由到端点。如果存储器控制器改为与微处理器集成，则存储器控制器可以仍然与相应的端点相对共同定位，从而减轻存储器控制器与端点之间的布线问题。但是，对于诸如为快速发展的智能手机/可穿戴市场而开发的片上系统(SoC)集成电路(其中叠层封装(PoP)LPDDRDRAM配置用于很多产品)，存储器控制器的设计是非常不同的。在这样的PoP中，不同的DRAM引脚可能需要从SoC的不同侧被访问。SoC中的存储器控制器因此位于离端点相对较远处。因此端点(I/O电路)位于SoC管芯的外围。相比之下，存储器控制器位于SoC管芯的更中心位置，使得可以更容易地匹配从存储器控制器到各个端点的总线的迹线长度。来自SoC存储器控制器的CA和DQ信号因此必须遍历从SoC存储器控制器到端点的相应总线上的相对较长的传播路径。如果单独使用金属迹线在SoC管芯上形成这些相对较长的传播路径，则CA和DQ信号将受到显著的传播损耗、延迟和噪声的影响。因此，传统上向从存储器控制器到端点的CA和DQ总线中插入多个缓冲器。缓冲器可以提升CA和DQ信号，并且从而解决损耗和噪声问题。另外，沿着金属迹线的传播延迟与其电容和电阻的乘积成比例。随着传播路径长度的延长，这两个因素将趋于线性增加，使得传播延迟变为与路径长度成二次比例。缓冲的总线上的连续缓冲器之间的较短路径因此减少了否则会发生在具有与缓冲的总线相同长度的未缓冲的路径上的传播延迟。由于总线在时间要求严格的情况下承载高频信号，因此金属迹线通常遵循非默认布线(NDR)规则，以使传播延迟、信号恶化和串扰最小化。NDR规则规定了更大的线宽、更大的间距、以及与信号线并行行进的屏蔽导线，以缓解串扰和相关问题。存储器控制器与其在传统SoC中的端点之间的所产生的NDR布线需要大量的面积使用并且使其他信号的布线复杂化。作为缓冲器总线和NDR布线的使用的替代方案，可以使用一系列寄存器对CA和DQ总线进行流水线化。流水线路径的所产生的布线不再需要遵循NDR规则，并且因此与缓冲布线方法相比更加紧凑。但是这些寄存器为每条路径增加了显著的流水线延迟。例如，如果CA和DQ总线每个用8个寄存器被流水线化，则可能需要四个时钟周期来从存储器控制器向端点驱动CA或DQ信号(假设一半寄存器用时钟的上升沿钟控并且一半用时钟的下降沿钟控)。但是CA总线同时承载读取和写入命令。因此，SoC处理器和其他执行引擎每次发出读取命令时将不合需要地受到流水线延迟的影响。读取数据的延迟的增加会对SoC中各种执行引擎的性能产生负面影响。因此，SoC设计者被迫在庞大的缓冲的CA和DQ总线的区域需求或流水线化的CA和DQ总线的延迟增加之间进行选择。因此，本领域需要用于诸如在PoP封装件中使用的片上系统应用的改进的存储器控制器架构。
技术实现思路
为了在不增加延迟的情况下提高密度，一种集成电路设置有存储器控制器，存储器控制器通过缓冲的CA总线驱动命令和地址(CA)写入信号并且通过流水线化的DQ总线驱动数据(DQ)信号。由于缓冲的CA总线没有被流水线化，所以它将在与从存储器控制器发射写入信号时相同的存储器时钟周期内在CA端点电路被接收。相比之下，流水线化的DQ总线具有与时钟信号的P个周期相对应的流水线延迟，使得DQ信号将在由存储器控制器发射之后的DQ端点电路P个时钟周期处被接收(P为正整数)。DQ端点电路又将所接收的DQ信号发射到具有等于WL个时钟周期(WL也是正整数)的写入时延(WL)周期要求的外部存储器。为了确保在外部存储器处满足写入时延要求，存储器控制器被配置为在写入命令的发射之后的修改后的写入时延时段发射DQ信号，其中修改后的写入时延时段等于(WL-P)个时钟周期。所产生的集成电路相对紧凑。另外，集成电路中的处理器可以发出读取和写入命令而不会受到流水线化的架构的延迟的影响。这些和其他有利的特征可以通过以下详细描述来更好地理解。附图说明图1A是根据本公开的一方面的包括被配置为驱动缓冲的CA总线和流水线化的DQ总线的存储器控制器的SoC的图。图1B是根据本公开的一方面的包括被配置为驱动缓冲的CA总线和具有自适应流水线延迟的DQ总线的存储器控制器的SoC的图。图2是根据本公开的一方面的包括具有存储器控制器的SoC的系统的图，存储器控制器被配置为驱动缓冲的CA总线和流水线化的DQ总线以驱动外部DRAM。图3是图2的系统的写入命令和写入数据的时序图。图4是根据本公开的一方面的示例操作方法的流程图。通过参考下面的详细描述，可以最好地理解本公开的各个方面及其优点。应当理解，相似的附图标记用于标识在一个或多个附图中示出的相似元素。具体实施方式为了提高密度和运行速度，提供了一种存储器控制器，其中存储器控制器与其端点之间的命令和地址(CA)总线被缓冲，而存储器控制器与其端点之间的数据(DQ)总线利用寄存器被流水线化。由于相对大量的流水线化的DQ路径可以只有一个缓冲的CA总线，因此缓冲的CA总线的金属迹线的任何非默认布线规则(NDR)布线的面积需求最小。另外，缓冲的CA总线增加了存储器运行速度。由于在DQ总线上承载的数据信号现在将被延迟与每个DQ总线中的流水线寄存器的数目相对应的时钟周期，而CA信号将不受任何流水线化的阻碍，CA信号的生成与存储器控制器内的DQ信号的生成之间的写入时延被解耦。特别地，本文中公开的存储器控制器关于比外部存储器所需要的写入时延短的修改后的写入时延来发射它们的DQ信号。图1A中示出了包括存储器控制器101的示例片上系统(SoC)100。存储器控制器101通过包括多个缓冲器105的缓冲的CA总线110来驱动CA信号。CA端点130(其也可以表示为端点电路)在缓冲的CA总线110上接收CA信号并且在将它们传输到外部DRAM(未示出本文档来自技高网...

【技术保护点】
一种集成电路，包括：缓冲的命令和地址(CA)总线；具有流水线延迟的流水线化的数据(DQ)写入总线；以及存储器控制器，被配置为在初始时间向所述缓冲的CA总线中驱动写入命令信号，其中所述存储器控制器还被配置为确定外部存储器的写入时延要求与所述流水线延迟之间的延迟差异时段，并且在所述延迟差异时段期满时向所述流水线化的DQ写入总线中驱动DQ信号。

【技术特征摘要】
【国外来华专利技术】2015.09.22 US 14/861,1141.一种集成电路，包括：缓冲的命令和地址(CA)总线；具有流水线延迟的流水线化的数据(DQ)写入总线；以及存储器控制器，被配置为在初始时间向所述缓冲的CA总线中驱动写入命令信号，其中所述存储器控制器还被配置为确定外部存储器的写入时延要求与所述流水线延迟之间的延迟差异时段，并且在所述延迟差异时段期满时向所述流水线化的DQ写入总线中驱动DQ信号。2.根据权利要求1所述的集成电路，还包括多个DQ端点，其中所述流水线化的DQ写入总线包括与所述多个DQ端点相对应的多个流水线化的DQ写入总线，每个流水线化的DQ写入总线耦合在所述存储器控制器与对应的DQ端点之间，并且其中所述DQ信号包括与所述多个DQ端点相对应的多个DQ信号，每个DQ端点被配置为向外部存储器驱动对应的DQ信号。3.根据权利要求2所述的集成电路，其中所述外部存储器是动态随机存取存储器(DRAM)。4.根据权利要求2所述的集成电路，还包括耦合在所述DQ端点与所述存储器控制器之间的缓冲的DQ读取总线。5.根据权利要求1所述的集成电路，其中所述缓冲的CA总线包括耦合到根据非默认布线规则而布线的多个金属层迹线的多个缓冲器。6.根据权利要求1所述的集成电路，还包括：被配置为提供存储器时钟信号的时钟源，其中所述存储器控制器被配置为响应于所述存储器时钟信号的第一周期在所述初始时间向所述缓冲的CA总线中驱动所述写入命令，并且其中所述存储器控制器还被配置为响应于所述存储器时钟信号的第二周期在所述延迟差异时段期满时向所述流水线化的DQ写入总线中驱动所述DQ信号。7.根据权利要求6所述的集成电路，其中所述流水线化的DQ写入总线包括多个第一寄存器和多个第二寄存器，并且其中所述第一寄存器被配置为由所述存储器时钟信号的上升沿钟控，并且其中所述第二寄存器被配置为由所述存储器时钟信号的下降沿钟控。8.根据权利要求6所述的集成电路，其中所述流水线化的DQ写入总线包括多个寄存器和多个对应的多路复用器，其中每个多路复用器被配置为针对来自对应的寄存器的输出信号和旁路所述对应的寄存器的旁路路径进行选择，并且其中所述存储器控制器被配置为控制所述多路复用器的所述选择以调节所述流水线延迟。9.根据权利要求6所述的集成电路，其中所述流水线延迟等于整数数目P个所述存储器时钟周期，并且其中所述写入时延要求等于整数...

【专利技术属性】
技术研发人员：K·德塞，A·阿海尔，U·劳，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：美国,US