用于DC-DC转换器的自适应死区时间控制电路制造技术

本发明专利技术涉及一种用于DC‑DC转换器的自适应死区时间控制电路，该控制电路10包括：检测子电路11，用于根据待控制子电路中待检测端的电压产生控制信号；延时子电路12，电连接所述检测子电路11，用于根据所述控制信号和调制信号产生与所述待控制子电路中的功率管的死区时间自适应的非交叠时钟信号。本发明专利技术提供的用于DC‑DC转换器的自适应死区时间控制电路，可以根据不同的负载电流、不同输入电压产生自适应调整死区时间，从而避免了DC‑DC转换器死区时间过短造成的效率的损失，并减小了DC‑DC转换器中过量的死区时间带来功耗损失，提高了DC‑DC转换器的整体转换效率。

Adaptive dead time control circuit for DC-DC converters

The invention relates to an adaptive dead time control circuit for the DC DC converter. The control circuit 10 includes: a detection subcircuit 11, which is used to generate a control signal in accordance with the voltage at the detected end in the pending circuit, a delay subcircuit 12, an electrical connection of the detection subcircuit 11, for the control signal and modulation according to the control signal and modulation. The signal generates a non overlapping clock signal adaptive to the dead time of the power tube in the sub circuit to be controlled. This invention provides an adaptive dead time control circuit for the DC DC converter, which can adjust the dead time according to the different load current and different input voltage, thus avoiding the loss of the efficiency caused by the short dead time of the DC DC converter and reducing the excess dead time in the DC DC converter. It brings power loss and improves the overall conversion efficiency of DC DC converter.

【技术实现步骤摘要】
用于DC-DC转换器的自适应死区时间控制电路
本专利技术属于微电子
，特别涉及一种用于DC-DC转换器的自适应死区时间控制电路。
技术介绍
DC-DC转换器中的功率管的导通和截止在转换过程中存在非理想效应，存在PMOS管和NMOS管同时导通的状态。在此状态下，电源和地之间存在通路，从而导致了很大的能量损耗，降低了转换器的转换效率。因此，我们引入死区时间防止PMOS管和NMOS管同时导通。同时，死区时间过长或者过短都会影响整个转换器的转换效率。传统的转换器使用固定的死区时间，并且为了在任何情况下，PMOS管和NMOS管都不会同时导通，这一固定死区时间往往设置地比较长。这一过长的死区时间会降低转换器的效率。理想的死区时间与待检测端SW的寄生电容，转换器输入电压Vin以及负载电流Iload有关。因此，如何对DC-DC转换器中的功率管的死区时间进行有效控制就变得极其重要。
技术实现思路
为了解决上述技术问题，本专利技术提出一种可以降低DC-DC转换器中由于死区时间过长或者过短所引起的能量损耗问题的自适应死区时间的控制电路。具体的，本专利技术的一个实施例提供了一种用于DC-DC转换器的自适应本文档来自技高网...

【技术保护点】
一种用于DC‑DC转换器的自适应死区时间控制电路(10)，其特征在于，包括：检测子电路(11)，用于根据待控制子电路中待检测端的电压产生控制信号；延时子电路(12)，电连接所述检测子电路(11)，用于根据所述控制信号和调制信号产生与所述待控制子电路中的功率管的死区时间自适应的非交叠时钟信号。

【技术特征摘要】
1.一种用于DC-DC转换器的自适应死区时间控制电路(10)，其特征在于，包括：检测子电路(11)，用于根据待控制子电路中待检测端的电压产生控制信号；延时子电路(12)，电连接所述检测子电路(11)，用于根据所述控制信号和调制信号产生与所述待控制子电路中的功率管的死区时间自适应的非交叠时钟信号。2.根据权利要求1所述的控制电路(10)，其特征在于，所述检测子电路(11)包括：D触发器(D_TRIGER)、第一反相器(INV1)、第二反相器(INV2)、第三反相器(INV3)、第一电阻(R1)、第一电容(C1)、第一PMOS管(PM1)、第二PMOS管(PM2)及第一NMOS管(NM1)；其中，所述第一PMOS管(PM1)与所述第一电容(C1)依次串接于待检测端(SW)与接地端(GND)之间；所述第一NMOS管(NM1)与所述第一电阻(R1)依次串接于所述第一PMOS管(PM1)的漏极与所述接地端(GND)之间；所述第一PMOS管(PM1)的栅极电连接所述DC-DC转换器的输出端(Vout)，所述第一PMOS管(PM1)的衬底与所述第二PMOS管(PM2)的源极和衬底相连；所述第二PMOS管(PM2)的漏极与所述第一PMOS管(PM1)的栅极相连，所述第二PMOS管(PM2)的栅极电连接第一控制信号端(Vctrl1)；所述第一NMOS管(NM1)的栅极电连接第二控制信号端(Vctrl2)；所述第一反相器(INV1)与所述第二反相器(INV2)依次串接于所述第一PMOS管(PM1)的漏极与所述D触发器(D_TRIGER)的时钟输入端之间；所述第三反相器(INV3)电连接于调制信号端(PWM)与所述D触发器(D_TRIGER)的SD输入端之间；所述D触发器(D_TRIGER)的RD输入端电连接所述DC-DC转换器的输出端(Vout)，所述D触发器(D_TRIGER)的D输入端电连接所述接地端(GND)；所述D触发器(D_TRIGER)的Q输出端作为所述检测子电路(11)的输出端。3.根据权利要求2所述的控制电路(10)，其特征在于，所述延时子电路(12)包括：第四反相器(INV4)、第五反相器(INV5)、第六反相器(INV6)、第七反相器(INV7)、第八反相器(INV8)、第一延时单元(DELAY1)、第二延时单元(DELAY2)、第一与非门(NAND1)、第二与非门(NAND2)及或非门(NOR1)；其中，所述或非门(NOR1)、所述第四反相器(INV4)、所述第一与非门(NAND1)及所述第五反相器(INV5)依次串行电连接，所述第一与非门(NAND1)的第二输入端电连接所述D触发器(D_TRIGER)的Q输出端；所述第二与非门(NAND2)、所述第六反相器(INV6)、所述第七反相器(I...

【专利技术属性】
技术研发人员：刘帘曦，陈成，廖栩峰，朱樟明，杨银堂，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：陕西,61