主动ASIC侵犯屏障制造技术

公开了主动ASIC侵犯屏障。提供了用于保护集成电路免受侵入性攻击和各种形式的篡改的系统、方法、和设备。防御机制是一种主动物理安全屏障，其包括：位于集成电路的高金属层处的迹线阵列，该迹线阵列覆盖了该层的较高百分比的表面积；以及，跨所述迹线驱动信号的数字逻辑组件的集合。以主动方式来完成跨迹线导线驱动信号，使得能够在非常短的时间段内检测到在所述迹线中的任何一个迹线上的短路故障、开路故障、和滞止故障。所述主动安全系统连接至警报响应机构或者与警报响应机构通信，使得所述安全系统检测到的故障引起被发送至所述警报响应机构的信号。

Active ASIC invasion barrier

Open the active ASIC invasion barrier. Systems, methods, and devices for protecting integrated circuits against intrusive attacks and various forms of tampering are provided. The defense mechanism is an active physical security barrier, which includes a trace array located at the high metal layer of the integrated circuit, which covers a higher percentage of the surface area of the layer; and a set of digital logic components that drive signals across the traces. An active way is used to complete the traverse drive signal of the traverse line so that short circuit fault, open fault, and stagnation fault can be detected on any trace of the trace in a very short period of time. The active security system is connected to an alarm response mechanism or communication with an alarm response mechanism so that the fault detected by the security system is transmitted to the signal of the alarm response mechanism.

【技术实现步骤摘要】
主动ASIC侵犯屏障
本申请涉及主动ASIC侵犯屏障。
技术介绍
必须保护高性能专用集成电路(ASIC)免受来自未授权攻击者的各种专门攻击。一类攻击涉及物理地探测、修改、或者破坏在ASIC内的逻辑。这种类型的篡改通常涉及若干步骤，这些步骤包括：例如，(1)物理地打开封装物的封盖以物理接触在硅片上的布线和逻辑；(2)在表面保护层上钻孔以能够触及金属触点；(3)物理地探测(当活动时)位于装置的顶层的导线以确定它们的内容；(4)切开被视为不重要的顶级层级导线以能够访问在较低层——可能一直到基础层上更令人感兴趣的内容；(5)使用聚焦离子束(FIB)来切开导线从而潜在地关闭关键的安全特征；以及(6)沉积金属来创建新连接以修改关键的功能。尽管涉及到该众多步骤，未授权方物理地探测、修改、和/或破坏在ASIC内的逻辑的技术却日趋精深。为了避免危害装置的正确操作和功能的企图，重要的是具有物理安全系统，其可以在芯片处于活动时检测上述任何一种活动以及在启动时检测出在上一个断电时段期间是否发生过这些活动中的任何一种活动。
技术实现思路
本
技术实现思路
按照简化的形式介绍了一系列构思以提供对本公开的一些方面的基本理解。本
技术实现思路
不是对本公开的广泛概述，并且不旨在标识本公开的关键或者重要元素或者描绘本公开的范围。本
技术实现思路
仅呈现了本公开的构思中的一些以作为下面提供的具体实施方式的前序。本公开大体上涉及集成电路。更具体地，本公开的方面涉及保护免受在专用集成电路上的侵入性攻击。本公开的一个实施例涉及一种用于保护集成电路免受侵入性攻击的设备，该设备包括：迹线导线阵列，该迹线导线阵列跨至少该集成电路的顶部金属层布置；伪随机二进制序列生成器，该伪随机二进制序列生成器用于生成多个比特；真随机数生成器，该真随机数生成器用于向被馈送至该伪随机二进制序列生成器的多个抽头点中的至少一个提供熵源；以及比较电路，该比较电路连接至迹线导线阵列的一端，其中，该比较电路基于由伪随机二进制序列生成器生成并且在迹线导线中的至少一条迹线导线的该一端处接收到的比特来确定该至少一条迹线导线是否具有期望值。在另一个实施例中，该用于保护集成电路免受侵入性攻击的设备进一步包括：解复用电路，该解复用电路将伪随机二进制序列生成器连接至迹线导线阵列的另一端。在又一个实施例中，该用于保护集成电路免受侵入性攻击的设备进一步包括：警报响应系统，该警报响应系统用于确定是否响应于比较电路生成的警报信号而发起一个或者多个动作。在一个或者多个其它实施例中，在本文中描述的方法、系统、和设备可以可选地包括以下附加特征中的一个或者多个：由伪随机二进制序列生成器生成的多个比特中的每个比特在被传输至所述迹线导线阵列时相对其相邻的比特是唯一的；伪随机二进制序列生成器是线性反馈移位寄存器；该迹线导线的子集是根据实时时钟周期来切换的；比较电路在每个实时时钟循环中比较迹线导线中的全部；比较电路确定在每个实时时钟循环中该迹线导线中的至少一条是否具有期望值；解复用电路在每个实时时钟循环中只驱动该迹线导线中的一条，并且剩余的迹线导线接地；比较电路基于在该至少一条迹线导线的第二端接收到的比特来检测短路故障、开路故障、和滞止(stuck-at)故障中的一个；比较电路响应于检测到短路故障、开路故障、和滞止故障中的一个而生成警报信号；警报响应系统确定由比较电路生成的警报信号的数目是否满足条件，并且响应于确定警报信号的数目满足该条件，警报响应系统发起该一个或者多个动作；如果由比较电路生成的警报信号数目在预定时间段内超过阈值数目，则警报响应系统确定警报信号数目满足该条件；如果在该警报信号中的每一个的生成之间的时间间隔处于阈值时间段内，则警报响应系统确定警报信号的数目满足该条件；和/或该一个或者多个动作包括以下中的至少一个：将中断发送至集成电路的处理器，以及控制集成电路的电源。应当注意，在本文中公开的一些或者所有的处理器和存储器系统的实施例还可以配置为执行上面所公开的一些或者所有的方法实施例。另外，上面所公开的一些或者所有的方法的实施例还可以表示为包含在诸如光学或者磁性存储器等非暂时性处理器可读存储介质上的指令。本公开的方法和系统的进一步的适用性范围将通过下面给出的具体实施方式变得显而易见。然而，应当理解，由于在本文中所公开的构思的精神和范围内的各种改变和修改将通过具体实施方式对本领域的技术人员变得显而易见，因此，具体实施方式和具体示例虽然指示了方法和系统的实施例，但是仅通过说明的方式给出。附图说明本公开的这些和其它目的、特征、和特性将通过对以下结合随附权利要求书和附图的具体实施方式的研究对本领域的技术人员变得更显而易见，权利要求书、附图、和具体实施方式全部构成本说明书的一部分。在附图中：图1是图示了根据本文中描述的一个或者多个实施例的，用于防御在专用集成电路上的侵入性攻击的示例系统的框图。图2是图示了根据本文中描述的一个或者多个实施例的，集成电路的安全系统和警报响应系统的示例布置的框图。图3A-3C图示了根据本文中描述的一个或者多个实施例的，跨集成电路的一层对迹线导线进行走线的示例走线配置。图4是图示了根据本文中描述的一个或者多个实施例的，用于防御在专用集成电路上的侵入性攻击的示例方法的流程图。在本文中提供的标题仅仅是为了方便起见，并且不一定会影响本公开所要求保护的范围或含义。在附图中，为了便于理解和出于方便起见，相同的附图标记和任何首字母缩写标识具有相同或者类似结构或者功能的元件或者动作。将在下面的具体实施方式中对附图进行详细描述。具体实施方式现在将描述本公开的方法和系统的各个示例和实施例。以下描述提供具体细节以供彻底理解并且实现对这些示例的描述。然而，相关领域的技术人员要明白，可以在没有这些细节中的许多情况下实践在本文中描述的一个或者多个实施例。同样，相关领域的技术人员还要明白，本公开的一个或者多个实施例可以包括在本文中未详细描述的其它特征。另外，下面将不会详细示出或者描述一些熟知的结构或者功能，以避免不必要地模糊相关描述。本公开的实施例涉及设计来保护集成电路(IC)(例如，ASIC)免受例如探测攻击、FIB、和其它这样的篡改的防御机制或者系统。如将在下面更加详细描述的，该防御机制可以是主动物理安全屏障，该主动物理安全屏障包括：位于IC的高金属层(例如，可用于完全覆盖或者基本覆盖敏感电路的顶部一个或者两个金属层)处的迹线阵列(例如，迹线导线)，该迹线阵列优选地覆盖了该层的较高百分比(例如，80％、90％、95％等)的表面积；以及，可以跨迹线驱动信号的数字逻辑组件的集合。根据至少一个实施例，可以跨迹线主动地驱动信号(例如，线性反馈寄存器等所生成的比特)，使得可以在短时间段内检测到在迹线中的任何迹线上的短路故障、开路故障(例如，损坏的迹线导线)、或者滞止(stuck-at)故障(例如，信号或者门输出滞止在“0”或者“1”值)。例如，根据至少一个实施例，检测在迹线中的一个迹线上的故障的检测时间可能大约是几个时钟循环，其中频率是特定于应用的。对于低功耗的实施方式，对于待检测的破缺(breach)，该检测时间可能大约是几微秒。例如，频率是250kHz时，检测时间将是1/250kHz＝4us。还应当注意，根据一个或者多个实施例，由于本文档来自技高网...

【技术保护点】
一种用于保护集成电路免受侵入性攻击的设备，所述设备包括：迹线导线阵列，所述迹线导线阵列至少跨所述集成电路的顶部金属层布置；伪随机二进制序列生成器，所述伪随机二进制序列生成器用于生成多个比特；真随机数生成器，所述真随机数生成器用于向被馈送至所述伪随机二进制序列生成器的多个抽头点中的至少一个提供熵源；以及比较电路，所述比较电路连接至所述迹线导线阵列的一端，其中，所述比较电路基于由所述伪随机二进制序列生成器生成并且在迹线导线中的至少一条迹线导线的所述一端处接收到的比特来确定所述至少一条迹线导线是否具有期望值。

【技术特征摘要】
2016.10.14 US 15/294,5251.一种用于保护集成电路免受侵入性攻击的设备，所述设备包括：迹线导线阵列，所述迹线导线阵列至少跨所述集成电路的顶部金属层布置；伪随机二进制序列生成器，所述伪随机二进制序列生成器用于生成多个比特；真随机数生成器，所述真随机数生成器用于向被馈送至所述伪随机二进制序列生成器的多个抽头点中的至少一个提供熵源；以及比较电路，所述比较电路连接至所述迹线导线阵列的一端，其中，所述比较电路基于由所述伪随机二进制序列生成器生成并且在迹线导线中的至少一条迹线导线的所述一端处接收到的比特来确定所述至少一条迹线导线是否具有期望值。2.根据权利要求1所述的设备，其中，由所述伪随机二进制序列生成器生成的所述多个比特中的每个比特在被传输至所述迹线导线阵列时相对其相邻的比特是唯一的。3.根据权利要求1所述的设备，其中，所述伪随机二进制序列生成器...

【专利技术属性】
技术研发人员：威廉·韦森，斯科特·约翰森，林恩·博斯，
申请(专利权)人：谷歌公司，
类型：发明
国别省市：美国,US