用于减少集成电路上的延迟的方法技术

可以使用逻辑设计设备生成用于集成电路的配置数据以实施所述集成电路上的电路设计。实施电路设计可以包括将功能块放置在增大了实施最优电路设计的集成电路的最大操作频率的最优位置。逻辑设计设备可以对包括初始放置的功能块的初始放置的电路设计执行定时分析。定时分析可以识别可以通过将电路设计内的关键功能块移动至候选放置位置来缩短的一个或多个关键路径。可以采用宽度优先搜索来遍历表示可能的候选位置以及在可能的候选位置之间的路径的分级图形，以生成最短的更新的关键路径。关键功能块可以被移动至与所述更新的关键路径对应的候选位置。缩短关键路径的过程可以被迭代地执行。

A method to reduce the delay on an integrated circuit

A logic design device can be used to generate configuration data for integrated circuits to implement the circuit design on the integrated circuit. The implementation of the circuit design may include placing the functional blocks in the optimal position of the maximum operating frequency of an integrated circuit that has implemented the optimal circuit design. The logic design device can perform timing analysis for the initial placement of a functional block, which includes the initial placement of the function block. Timing analysis can identify one or more critical paths that can be shortened by moving the key functional blocks within the circuit design to the candidate placement position. Breadth first search can be used to traverse the hierarchical graph that represents the possible candidate positions and the paths between the possible candidate positions, so as to generate the shortest updated critical path. A key function block can be moved to a candidate position corresponding to the critical path of the update. The process of shortening the critical path can be executed iteratively.

【技术实现步骤摘要】
用于减少集成电路上的延迟的方法相关申请的交叉引用本申请要求于2016年10月11日提交的临时专利申请No.62/406,877的权益，在此通过引用的方式将该临时专利申请的全部内容并入本文。
技术介绍
本申请涉及集成电路，并且更具体地，涉及用于设计诸如可编程集成电路之类的集成电路器件上的逻辑电路的系统。可编程集成电路是能够由用户编程以实现期望的定制逻辑功能的集成电路的类型。在典型情景中，逻辑设计者使用计算机辅助设计工具来设计执行定制逻辑功能的定制逻辑电路。当设计过程完成时，计算机辅助设计工具生成配置数据。配置数据被加载到存储器元件中以将器件配置为执行定制逻辑电路的功能。通常使用随机存取存储器(RAM)单元形成存储器元件。因为在器件编程期间，RAM单元被加载以配置数据，RAM单元有时被称为配置存储器或配置随机存取存储器单元(CRAM)。诸如可编程集成电路之类的集成电路通常包括数百万个门和百万比特的嵌入式存储器。大型系统的复杂性需要使用电子设计自动化(EDA)工具来创建并优化用于系统到集成电路(目标器件)的逻辑设计。该工具可以执行逻辑合成操作以生成用于在目标可编程逻辑器件上实现的逻辑设计的门级描本文档来自技高网...

【技术保护点】
一种操作设计工具的方法，所述设计工具在逻辑设计计算设备上运行以实施电路设计，所述方法包括：将多个功能块放置在所述电路设计中；识别链接所述多个功能块的关键路径；识别用于所述关键路径中的所述多个功能块中的每个功能块的候选放置位置；生成分级图形，所述分级图形表示将用于所述多个功能块中的第一功能块的候选放置位置链接到用于所述多个功能块中的第二功能块的候选放置位置的可能路径；以及分析所述分级图形以识别更新的关键路径。

【技术特征摘要】
2016.10.11 US 62/406,877;2016.12.27 US 15/391,5111.一种操作设计工具的方法，所述设计工具在逻辑设计计算设备上运行以实施电路设计，所述方法包括：将多个功能块放置在所述电路设计中；识别链接所述多个功能块的关键路径；识别用于所述关键路径中的所述多个功能块中的每个功能块的候选放置位置；生成分级图形，所述分级图形表示将用于所述多个功能块中的第一功能块的候选放置位置链接到用于所述多个功能块中的第二功能块的候选放置位置的可能路径；以及分析所述分级图形以识别更新的关键路径。2.根据权利要求1所述的方法，还包括：根据所述更新的关键路径，更新所述多个功能块的放置。3.根据权利要求2所述的方法，还包括：判断所述更新的关键路径是否改进了所述电路设计的性能；以及响应于确定所述更新的关键路径改进了所述电路设计的性能，对所述多个功能块的更新的放置进行缓存。4.根据权利要求3所述的方法，还包括：响应于确定所述更新的关键路径改进了所述电路设计的性能，识别所述电路设计中的新的关键路径。5.根据权利要求1所述的方法，其中，识别链接所述多个功能块的所述关键路径包括针对所述电路设计中的每个互连对延迟松弛的量进行估计，并且其中，链接所述多个功能块的所述关键路径展示了低于预先确定的阈值的延迟松弛的累积量。6.根据权利要求1-5中任一项所述的方法，还包括：针对连接至所述多个功能块的侧路径计算硬延迟限制。7.根据权利要求6所述的方法，还包括：放松所计算的硬延迟限制以增加所述候选放置位置的数量。8.一种操作设计工具的方法，所述设计工具在逻辑设计计算设备上运行以实施电路设计，所述方法包括：将多个功能块放置在所述电路设计中；识别链接所述多个功能块的关键路径；识别用于所述关键路径中的所述多个功能块中的每个功能块的候选放置位置；生成分级图形，所述分级图形表示将用于所述多个功能块中的第一功能块的候选放置位置链接到用于所述多个功能块中的第二功能块的候选放置位置的可能路径；以及通过求解与所述分级图形相关联的最短路径问题来识别所述分级图形内的缩短的关键路径。9.根据权利要求8所述的方法，还包括：将直接连接至所述多个功能块中的给定功能块的额外功能块移动到接近多个功能块中的所述给定功能块，以增加用于所述多个功能块中的所述给定功能块的所述候选放置位置的数量。10.根据权利要求8所述的方法，其中，第一额外功能块位于用于所述多个功能块中的给定功能块的所述候选放置位置的其中之一处，并且其中，第二额外功能块直接连接至所述第一额外功能块，所述方法还包括：将所述第二额外功能块移动到接近所述第一额外功能块，以增加用于所述多个功能块中的所述给定功能块的所述候选放置位置的数量。11.根据权利要求8所述的方法，还包括：针对连接至位于所述候选放置位置中的给定候选放置位置的额外功能块的侧路径计算硬延迟限制。12.根据权利要求11所述的方法，还包括：如果移动所述额外功能块违反所计算的硬延迟限制，则排除所述候选放置位置中的所述给定候选放置位置。13.根据权利要求8所述的方法，其中，所述分级图形包括多个级，每个级对应于所述多个功能块中的相应的功能块，其中，所述多个级中的第一级包括用于所述多个功能块中的所述第一功能块的所识别的候选放置位置，并且其中，所述多个级中的第二级包括用于所述多个...

【专利技术属性】
技术研发人员：S·达尔，M·A·耶尔，L·辛加哈尔，N·鲁巴诺夫，S·艾迪亚，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US